JPH03280719A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、２進の重み付けされた容量アレイを備えた電
荷再分配型Ａ／Ｄ変換器に関する。

（口〉従来の技術 第３図は、従来の電荷再分配型Ａ／Ｄ変換器の回路図で
あり、４ビツト構成の場合を示している。

２進の重み付けきれた容量アレイ（１）は、４ビツト構
成の場合、容量が夫々８Ｃ，４Ｃ，２Ｃ，Ｃ及びＣの５
つのコンデンサ（１ａ）〜（１ｅ）で構成されており、
各二ノ）デ〉ザ（ｌａ）−・−（１，ｅ）の第１電極が
共通に接Ｒビ≦ね、スイッチ（２）を介し千接地される
と共に、第２電極が夫々切換スイッチ〈３ａ）〜（３ｅ
）に接続される。各切換スイッチ（３ａ）〜（３ｅ）は
一方が接地されると共に他方が切換スイッチ（４）に接
続される。この切換スイッチ（４）は、一方に基準電圧
ＶＲが入力され、他方にアナログ信号Ｖ、イが人力され
る。これら各スイッチ（３ａ）〜（３ｅ）、（４）及び
（２）は、後述する制御ロジック〈５）からの切換制御
信号ＳＣに従っ又切換制御される。

容重アレイ（１〉の第１電極側は、スイッチ（２）に接
続されると共に差動アンプ（６）の反転入力側に接Ｒさ
れる。差動アンプ（６）の非反転入力側は接地されてお
り、従って容量アレイ（１〉の第１％Ｌ極側の電位Ｖｘ
が負であれば差動ア〉・ブ（６〉の出力がｒｌ」、正で
あれば１０」となる。そして、差動アンプクロ）の出力
が制御ロジック（５〉に入力され、デジタ）しデー　タ
Ｄ、□アが作成される。さらに制御ロジッ’７（５）で
は差動アンプ（６）の出力状態に基づいて切換制御信号
ＳＣ，−・ＳＣ，が作成され、各スイッチ＜３ａ）〜（
３ｅ）　、　（り及び（２）ＣＳ供給される。

次にＡ／Ｄ変換動作について説明する。

第４図は第３図のス、イッチ動作のタイミング図である
。ここで、各スイップー（３い〜（３ｅ）及び（４）の
切換は、各切換制御信号ＳＣ，〜Ｓ　Ｃｓが「１゜のと
き第３図に示ずＨ（’ＩＩ、’Ｏ，のときＬ側になり、
スイッチ（２）は切換制御信号ＳＣ，が１１」のときに
オンするものとする。

先ずザンブリング期間に切換制御信号ＳＣ０〜ＳＣ，が
１１ヨとなって各スイッチ（３ａ）〜（３ｅ）（４）が
Ｌ側に切換えられ、スイッチ（２）がオンされると、各
コンデンサ（１，ａ）−（ｌｅ）の第２電極側にアナロ
グ信号Ｖ□が印加され、各コンデンサ（ｌａ）　＝（１
ｅ）に夫々８ＣＶｒｎ、４　ＣＶＩＭ、２　ＣＶＩＮ、
ＣＶｌ、、ＣＶｌ、ｆの電荷量が蓄積される。そして、
ホールド期間に切換制御信号ＳＣ６〜ＳＣ５がｒ□」と
なって各スイッチ（３ａ〉〜□（３ｅ）がＩ、　（Ｉｌ
ｌに切換えられ、スイッチク２）が才プすると、各コン
デンサく１ａ）〜（１ｅ）の第２電極側が接ｌ１１１電
位にまで引き下げられ、ブローティング状態にある第１
電極側の電位が−Ｖ　Ｉ　Ｎとなる。このとき、コ）・
デンリー（１ａ）〜（１ｅ）に蓄積されている総電荷量
は１６ＣＶＩＮとなり、この電荷量がホールドされろ。

次に、ＭＳＢ判定期間でスイッチ（３ａ）が再びＬ側に
切換えられると、コンデン１−（ｌａ）の第２電極に■
３が印加され、ホールド期間中にボールドされた電荷量
が各コンデンサ（１ａ）〜（１ｅ）に分配される。この
電荷の分配は、コンデンサ（１ａ）〜（ＩＱ）の両電極
間の電位が夫々等しくなり、コンデンサく１ａ）の第２
１Ｅ極の電位がコンデンサ（１ｂ）〜（ｌｅ）の第２寛
極の電位に対して■１だけ高くなるように行われる。従
って、コンデンサ（１ａ〉の容量とコンデンサ〈１ｂ）
〜（１ｅ）の総容量とが互いに等しいことから、第１１
１ｉ極側の電位■８は−Ｖ　＋ｌｌ＋　Ｖｌ／　２　、
！：　すり、この■、が差動アンプ（６）で接地電位と
比較される。そこで、アナログ信号■、が■、／２に対
し王高ければ、ｖ８が負となっで差動ア〉・ブ（６）の
出力はｒｌ、となり制御ロジック（５）がＭＳＢを１１
」と判定する。逆にアナログ信号Ｖｌやがｖ、ｌ／２に
対して低ければ、■８が正となってＭＳＢが１０．と判
定される４制御ロジツク（５）はＭＳＢの判定と共に、
切換制御信号ＳＣ１を発生するもので、ＭＳＢが「１．
のときには切換制御信号ＳＣ，を「１．のまま維持（７
、「０．のと港には次の期間（Ｂ２判定期間）に「０．
とする。

ＭＳＢが１”１．と判定された場合、続＜Ｂ２判定期間
ではスイッチ（３ａ）がＬ側のままでスイッチ（３ｂ）
がＬ側に切換えられる。するとＶ。は−Ｖ　Ｉｌｌ　Ｖ
　＊／　２　＋　Ｖ　Ｒ／　４となり、このＶ８の正負
に依りＭＳＢの判定と同様に第２ビット（Ｂ２）が判定
される。即ち、ｖｏが３ＶＩＩ／４より高ければＶ８が
負となりＢ２は１１．と判定され、Ｖｘが３ｖ１／４よ
り低ければｖｘが正となりＢ２はｒＯ」となる。

一方、ＭＳＢがｒ６．と判定！された場合、続くＢ２判
定期間ではスイッチ（３ａ）は１．側に切換えられ、ス
イッチ（３ｂ）がＬ側に切換えられる。従って、Ｖｘは
−Ｖ　Ｉ　Ｎ　＋　Ｖ　＊／　４となり、このＶｘの正
負に依ってＢ２が判定される。

以下、Ｂ３判定期間及びＬＳＢ判定期間で第３ビット（
Ｂ３）及びＬＳＢがＢ２と同様にして判定される。従っ
て、各スイッチ（３ａ）〜（３ｅ〉を順に切換えること
で、Ｖｘが接地電位に近づけられ、最終的なスイッチ（
３ａ）〜（３ｅ）の状態がデジタルデータＤ。ＵＴを表
わすことになる。そこで制御ロジック（５）は、各判定
期間にシリアルに得られるＭＳＢ−ＬＳＢをまとめ、４
ビツトのデジタルデータＤ。ＵＴとして出力する。

このような電荷再分配型Ａ／Ｄ変換器は、例えばＩ　Ｅ
　Ｅ　Ｅ　Ｊ　、５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕ
ｉｔｓ　、　Ｖｏｌ、　５Ｃ−１０、Ｎｏ、　６　、　
”Ａ１１−ＭＯＳ　Ｃｈａｒｇｅ　Ｒｅｄｉｓｔｒｉｂ
ｕｔｉｏｎ　Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ　Ｃ
ｏｎｖｅｒｓｉｏｎ　Ｔｅｃｈｎｉｇｕｅｓ−Ｐａｒｔ
ｌ”に詳述されている。

（恒発明が解決しようとする課題 上述の如きＡ／Ｄ変換器に於いては、容量アレイ（１）
の各コンデンサ（１ａ）〜（１ｅ）の容量の相対的な精
度が重要なために、均一な容量を有する複数の単位コン
デンサを形成し、この単位コンデンサを所定の容量の比
に従って並列接続することで各コンデンサ（１ａ）〜（
１ｅ）を構成している。例えば、単位コンデンサの容量
をＣとし、８，４及び２個の単位コンデンサを並列接続
してコンデンサ（１ｇ）　、　（ｌｂ）及び（ＩＣ）を
構成する。

しかしながら、単位コンデンサを並列接続して各コンデ
ンサ（１ａ）〜（１ｅ）を構成する場合でも、素子の製
造ばらつきや配線容量等に依り各コンデンサ（１ａ）〜
（１ｅ）の容量に誤差が生じ、リニアリティが低下する
という問題を有している。特にビット数を多くして高い
分解能を得ようとする場合には、リニアリティの影響が
大きく、高い分解能を有していながらも歪率が大きくな
る虞れがある。

そこで、レーザー・トリミングに依る容量の補正やデジ
タル補正に依るデータ自体の補正が施され、リニアリテ
ィの向上が図られるが、以上の補正は高価な製造装置や
大規模なロジック回路が必要となるためにコスト高を招
くことになる。

そこで本発明は、簡単な補正回路を用いて素子のばらつ
き等に依るリニアリティの低下を防止し、高精度のＡ／
Ｄ変換器を提供することを目的とする。

（ニ）課題を解決するための手段 本発明は上述の課題を解決するためのもので、その特徴
とするところは、２進の重み付けがされた複数の容量が
並列に配列された容量アレイと、この容量アレイの一方
の電極側に第１の基準電位を与えると共に他方の電極側
に被変換値のアナログ信号を与える手段と、上記容量ア
レイの他方の電極側に第２の基準電位を与える手段と、
上記容量アレイの他方の１極側に各容量毎に上記第１の
基準電位を与える手段と、上記容量アレイの一方の電極
側の電位を上記第１の基準電位と比較する比較回路と、
この比較回路の比較結果に基づいてデジタルデータを作
成すると共に上記各手段から上記容量アレイへの各電位
の供給を切換制御する制御回路と、上記容量アレイに並
設された補正用の容量と、上記容量アレイの各容量の容
量誤差を補正する補正データを記憶する記憶回路と、上
記比較回路の出力及び上記記憶回路から読み出される補
正データに従う電位を上記補正用容量に与えて上記容量
アレイの一方の電極側の電位を補正する補正回路と、を
備えたことにある。

（ホ）作用 本発明に依れば、記憶回路に記憶された補正データに基
づいて補正用の容量に特定の電位を与えることで、補正
データに応じた正或いは負の電荷が補正用の容量に蓄積
される。従って、容量アレイの一方の電極側の電位が補
正用の容量に蓄積きれる電荷量に応じて上昇或いは降下
せしめられ、容量アレイの各容量の容量誤差に依る電位
の誤差が補正される。

（へ）実施例 本発明の一実施例を図面に従って説明する。

第１図は本発明Ａ／Ｄ変換器の回路図であり、４ビツト
構成の場合を示している。この図に於いて容量アレイ＜
１）及び各スイッチ（２）（３ａ）〜（３ｅ）（４）は
第３図と同一であり、同一部分は同一符号を付しである
。

本発明の特徴は、各コンデンサ（１８）〜（１ｅ）の容
量誤差を補正する補正データＤ□７と差動アンプ（６）
の出力とに基づいて容量アレイ（１）の第１電極側の電
位■８を補正する：：−とにある。

即ち、容量アレイ（１）に並列して補正のコンデンサ（
１０）が接続され、このコンテシリ”００）にＤ／Ａ変
換回路（１１、）を介して補正データ演算回路（１２〉
が接続される。この補正データ演算回路（１２）には、
補正データＤ　ｉｉＥ？が記憶されたＥＰＲＯＭ（１３
）が接続されると共に差動アンプ＜６）の出力が接続さ
れ、各ピッ１−の判定動作毎に補正電位Ｖ−１７をコン
デンサ（１０）に与えるよう１こ構成されている。Ｅ　
Ｐ　ＲＣ）Ｍ（１３）に記憶される補正データｌ３１Ｉ
ｌｌｌ１８は、後述する誤差検知動作に依り、例えば製
造後の動作試験の際にＥ　Ｆ　ＲＯＭ（１３）に書き込
まれる。、−のノ：−め、補正データＤ□７を改め１Ｔ
与える必要はなく、Ａ／Ｄ変換器の使用に際１５て周辺
回路を簡略化す−ることかＴ′きる。

ここでは、補正ｆ−夕Ｄ□、をＥ　Ｐ　ＲＯＭ（１３）
に記憶させているが１、二の他にＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｅａｌｌｙ　ＥｒａＩ３ａｂ１．ｅ　ＰｙｏＢｒ
ａｍｉｎａｈｌ、ｅＲＯＭ）や０ＴＰＲＯＭ　（Ｏｒｐ
、ｅ　Ｔｉｆｆ１ｅ　Ｐｒｏｇｒａｍ■ａｂｌ、ｅＲＯ
Ｍ）等データの書き込みが可能な不揮発性メモリーＣあ
れはＥＰＯＭ（１３）に換えて用いる、−とができる。

次に誤差検知動作に一つい■：説明する。

第２図は、誤差検知動作の際のスイ・ンチ動作のタイミ
ング図でおる、この誤差検知動作の際には、スイッチ（
４）がＨ側に固定、即ち切換制御信号ＳＣ，が’Ｏｄ：
ｍ固定サレ、７すＪ−ｒ−１グ信号ｖＩｌｌｌは入力さ
れない。

先ず、＝７ンデンー９（１０）の誤差灸゛−検知すると
き、切換制御信号ＳＣ，，ＳＣ，が１１」となり、スイ
ッチ（２）がオンしてスイツプー（１ａ）がＨ側に切換
λられる。このとき切換制御信号ＳＣｓ　　ＳＣｓは「
ＯＪであり、スイッチ（ｌｂ）〜（ｌｅ）はＨ側にある
。

続いてコンデンサ（１０）４こ与えられる電位ｖ＊ｍｖ
を任意の電位Ｖｆに固定した後にスイ・ノブ（２）を才
プさせて容量アレイ〈１）の第１電極側をフローティン
グ状態とする。そこで、切換制御信号Ｓ　Ｃ＋を「０．
とすると共に切換制御信号ＳＣ２〜ＳＣ３を１”１」と
し、スイッチ（３ａ）を１、側、スイ・ンチ（３ｂ〉〜
（３ｅ）をＨ側に切換える７すると、コンデンサ（１ａ
）に蓄積されでいた電荷が〕）ンデンサ（１ｂ）〜（ｌ
ｅ）に分ｈ−１，され、コンテシリ（１ａ〉の誤差分が
コンデンサ〈１０）に分配される。即ち、コンデンナ（
１ａ）の容ｔ（８Ｃ）とコンデンサ（ｌｂ）　＝　（Ｒ
ｅ）の容量−の和（４（’：。

＋　２　Ｃ＋ｃ　＋　Ｃ＝　８　ｃ　）が等１、ければ
、−１ンデンザ（１ａ）に蓄積、された電荷をコンテシ
リ−（１，ｂ　）〜（１ｅ）に分配し２でも■８は変動
しないが、−１ンデンザ（１ａ）＝（ｌｅ）の容量が誤
差を含んでいると、その誤差分だけＶＴ：が変動する、
そニーで、コンデンサ（１０）に印加されているＶ　ｘ
ｇｖ　（＝　Ｖｆ　）を変動さける、゛とて？ｖ１を最
初の接地電位と等しくし、その変動量がコンデンサ（１
Ｂ）に′Ａづ−る補正電位Δ■８となる。ニーの補正電
位ΔＶａは、デジタル値に変換され、補正データＤ□７
のひとつと（７てＥＦＲＯＭ（１３）に記憶される。

次にコンデンサ（ｉｂ）の誤差を検知するとき、切換制
御信号Ｓ　Ｃ、、Ｓ　Ｃ−が「１．となり、スイッチ（
２）がオン１．てスイッチ（ｌｂ）が’　ＨＪ　＠に切
換えられる。このとき切換制御信号ＳＣ，，ＳＣ，〜Ｓ
Ｃ，は’０．Ｔ、　スイッチ（ｌａ）　、　（ｌｃ）”
（ｌｅ）はＨ側にある６続いて、Ｖ　Ｉ、ＩＶをＶｆに
固定しｌ；後にスイッチ（２）を才ブ１７、さらに切換
制御信号ＳＣ３を「０．とすイ）と共に切換制御信号号
ＳＣ３〜ＳＣ８をｒｌ」と１．てコンデンサ（１ｂ〉に
蓄積された電荷をコンデンサ（１、Ｃ）〜（１ｅ〉に分
配する。そこでコンデンサ（１ａ）の誤差検知動作の場
合と同様にＶｘが接地電位となるようにＶ、ｃｖ（＝　
Ｖｆ）を変動させ、その変動量がコ〉・デンザ（ｌｂ）
の補正電位Δ■ｂとなる。

以後、同様にｌ、て第２１図（ニー従うように各スイ・
ン・チ（２）　、　（３ａ）〜（３ｅ）を切換え−て゛
二２ンデン′ｔ（ｌｅ）＜１ｄ）の補正電位ΔＶｅ、Δ
Ｖｄを得る。そ１．て、量子の補正電位Δ■八〜ΔＶｄ
を示す補正データＤＩＥＶがＥ　Ｐ　ＲＯＭ（１３）に
記憶される。

次に、Ａ／Ｄ変換動作につｌａて説、明する。

Ａ／Ｄ変換動作は、基ネ的に第３図の場合と同一であり
、スイッチング動作は第４図のタイミング図に従う。

先ずザンブリ〉・グ期間に各コンデンサ（ｌａ）　−（
１ｅ）にアナログ信号Ｖｌ）Ｉに応ｊ′；た電荷を蓄積
し、続くホールド期間に合量アレイ（１）の第１電極側
をブローティング状態としてＶ　＋！＋をホールドする
。

そして、ＭＳＢ判定期間でスイッチ（３ａ）がＨ側に切
換えられるときにコンデンサ（１０）にＶｆ−ΔｖＡ（
Ｖ　ｍｇｖ＝　Ｖｆ−ΔＶＡ）を印加してコンデンサ（
１ａ）の誤差を補正する。続いて、Ｂ２判定期間でスイ
ッチ（３ｂ）がＨ側に切換えられると、ＭＳＢが１０」
のときにはコンデンサ（１０〉にＶｆ−Δｖｂ（Ｖ　ｌ
１ｌＶ＝　Ｖｆ−ΔＶｂ）が印加され、ＭＳＢがｒｌ、
のときにはコンデンサ（１０）にＶｆ−ΔＶ　ａ　−Δ
Ｖ　ｂ　（Ｖ　＊＊ｖ＝　Ｖｆ−ΔＶａ−ΔＶｂ）が印
加きれる。

以後同様にしてＢ３　、ＬＳＢの判定期間に、上位ビッ
トの判定結果に応じた補正電位がコンデンサ（１０）に
印加され、夫々のコンデンサ（１ａ）〜（１ｄ）の誤差
が補正される。即ち、補正データ演算回路（１２〉は、
各ビットの判定結果に基づいて各コンデンサ（１ａ）〜
（１ｄ）の補正データＤ□７を加算し、その加算値をＶ
ｆ相当値から差引き、Ｄ／Ａ変換器（１１）を介してコ
ンデンサ（１０）に与えるように構成されており、各判
定期間に於いてスイッチ（３ａ）〜（３ｄ）がＨ側にあ
り、基準電位Ｖ、が印加されているコンデンサ（１ａ）
〜（１ｄ）の補正電位ΔＶａ〜ΔＶｄの和がＶｆから差
引かれてコンデンサ（１０）に印加される。従って、各
判定期間に、基準電位■１が印加きれているコンデンサ
（１ａ）〜（１ｄ）に対して補正が施され、入力される
アナログ信号ｖｔｔｔに対してリニアリティの良いデジ
タル信号り。ＵＴを得られる。

尚、本実施例に於いては、４ビツト構成の場合を例示し
たが、コンデンサの増設や、他の方式、例えば抵抗スト
リングを用いた比較方式のＡ／Ｄ変換器との組み合わせ
に依り５ビット以上とすることは容易に成し得る。

（ト）発明の効果 本発明に依れば、容量アレイの容量誤差を補正する補正
データが記憶きれたＲＯＭを内蔵したことで、誤差の補
正を容易に行うことができ、リニアリティを向上して歪
率の低下を図ることができる。また、Ａ／Ｄ変換動作の
度に容量アレイの誤差を検知する必要がないことから、
Ａ／Ｄ変換器の立上りが極めて速くなると共に、誤差検
知のための周辺回路を省略することができ、回路規模の
縮小が望める。従って、複雑で大規模な回路構成を必要
とせず、リニアリティの優れたＡ／Ｄ変換器を実現でき
る。

【図面の簡単な説明】

第１図は本発明Ａ／Ｄ変換器の回路図、第２図は誤差検
知動作のタイミング図、第３図は従来のＡ／Ｄ変換器の
回路図、第４図はＡ／Ｄ変換動作のタイミング図である
。 （１）・・・容量アレイ、　（１ａ）〜（ｌｅ）（１０
）・・・コンデンサ、　（２）（３ａ）〜（３ｅ）　、
　（４）・・・スイッチ、　（５）・・・制御ロジック
、　（６）・・・差動アンプ、　（１１）・・・Ｄ／Ａ
変換器、　（１２〉・・・補正データ演算回路、（１３
）・・・ＥＰＲＯＭ。

Claims (2)

【特許請求の範囲】
1. （１）２進の重み付けがされた複数の容量が並列に配列
   された容量アレイと、 この容量アレイの一方の電極側に第１の基準電位を与え
   ると共に他方の電極側に被変換値のアナログ信号を与え
   る手段と、 上記容量アレイの他方の電極側に第２の基準電位を与え
   る手段と、 上記容量アレイの他方の電極側に各容量毎に上記第１の
   基準電位を与える手段と、 上記容量アレイの一方の電極側の電位を上記第１の基準
   電位と比較する比較回路と、 この比較回路の比較結果に基づいてデジタルデータを作
   成すると共に上記各手段から上記容量アレイへの各電位
   の供給を切換制御する制御回路と、上記容量アレイに並
   設された補正用の容量と、上記容量アレイの各容量の容
   量誤差を補正する補正データを記憶する記憶回路と、 上記比較回路の出力及び上記記憶回路から読み出される
   補正データに従う電位を上記補正用の容量に与えて上記
   容量アレイの一方の電極側の電圧を補正する補正回路と
   、 を備えたことを特徴とするＡ／Ｄ変換器。
2. （２）上記記憶回路は、データの書き込みが可能な読出
   専用メモリであることを特徴とする請求項第１項記載の
   Ａ／Ｄ変換器。