JPH01133828U - - Google Patents
Info
- Publication number
- JPH01133828U JPH01133828U JP3084388U JP3084388U JPH01133828U JP H01133828 U JPH01133828 U JP H01133828U JP 3084388 U JP3084388 U JP 3084388U JP 3084388 U JP3084388 U JP 3084388U JP H01133828 U JPH01133828 U JP H01133828U
- Authority
- JP
- Japan
- Prior art keywords
- latch circuits
- circuit
- data
- signal
- output
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
第１図は本考案の原理構成を示す図、第２図は
本考案の一実施例を示す回路図、第３図は本考案
の一実施例のタイムチヤート、第４図は本考案の
デコータの真理値表、第５図は従来の一実施例を
示す回路図、第６図は従来の一実施例のタイムチ
ヤート、を示す。 図中、１〜Ｎはラツチ回路、１０はロードタイ
ミング回路、２０は選択回路、である。
本考案の一実施例を示す回路図、第３図は本考案
の一実施例のタイムチヤート、第４図は本考案の
デコータの真理値表、第５図は従来の一実施例を
示す回路図、第６図は従来の一実施例のタイムチ
ヤート、を示す。 図中、１〜Ｎはラツチ回路、１０はロードタイ
ミング回路、２０は選択回路、である。
Claims (1)
- 並列信号のデータＤ０〜Ｄｎ−１を記憶するＮ
個のラツチ回路（１〜Ｎ）と、クロツク信号とロ
ード信号が入力され前記のＮ個のラツチ回路（１
〜Ｎ）をロードするタイミングを制御するロード
タイミング回路１０と、前記のＮ個のラツチ回路
（１〜Ｎ）の出力を制御する選択回路２０とを備
え、前記Ｎ個のラツチ回路（１〜Ｎ）に記憶され
たデータを制御信号により順次選択をして直列に
出力することを特徴とするデータ直列出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084388U JPH01133828U (ja) | 1988-03-07 | 1988-03-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084388U JPH01133828U (ja) | 1988-03-07 | 1988-03-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133828U true JPH01133828U (ja) | 1989-09-12 |
Family
ID=31256257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084388U Pending JPH01133828U (ja) | 1988-03-07 | 1988-03-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133828U (ja) |
-
1988
- 1988-03-07 JP JP3084388U patent/JPH01133828U/ja active Pending