JPH01134530A - パイプライン制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 電子計算機システムの処理高速化の手段として用いられ
るパイプライン処理制御装置に？ＪＬ、本来演算を必要
としないロード系の命令中に、■サイクルとして、他の
命令処理フローの演算ステーツのＶサイクル以外のサイ
クルと同時に実行可能な特定演算サイクルを強制的に設
けることにより一層の高速処理を実現することを目的と
し、処理すべき命令が演算命令であるときに制御データ
を記１，９する第１の記憶手段と、前記処理すべき命令
が演算を必要としない命令であるときに制御データを記
憶する第２の記憶手段と、演算を実行する演算部と、前
記演算命令実行時に前記第１の記憶手段からの出力によ
り、前記特定演算サイクル（Ｖ）を演算部に実行させ、
また前記演算不要の命令実行時に前記第２の記憶手段か
らの出力により、前記の■サイクルを強制的に発生させ
るパイプライン制御部を有するように構成する。

〔産業上の利用分野〕

本発明は電子計算機システムにおける処理高速、化の手
段出して用いられるパイプライン処理制御装置に係り、
特に本来演算を必要としないロード系の命令中に、■サ
イクルとして、他の命令処理フローの演算ステージの■
サイクル以外のサイクルと同時に実行可能な演算サイク
ルを強制的に設けることにより処理の一層の高速化を可
能とするパイプライン処理制御方式に関する。

〔従来の技術〕

電子計算機の処理を高速化する目的でパイプライン処理
が広く用いられている。これは与えられた命令の実行手
順を、例えば命令解読、アドレス計算、オペランド取出
し、演算、結果の格納といった各段階（ステージ）の動
作に分割し、各ステージを実行するハードウェア機構を
用意し、各ステージの実行部はステージ動作の終了後そ
の結果を次のステージ実行部に渡すとともに、次の命令
に対する同一ステージを実行するものである。ある時点
をみると見かけ上腹数の命令が同時、かつ並列に処理さ
れ、全体の処理速度が向上する。

一方、計算機のマシンサイクルは機種により決定され、
上述の命令解読、アドレス計算等の各ステージがすべて
１マシンサイクルで実行されるか否かはパイプライン処
理の速度に大きな影響がある。すべてのステージが１サ
イクルで終了する場合にはパイプラインの乱れもなく、
最短時間で処理を行なうことができるが、実際には２マ
シンサイクル以上の時間を要するステージも少な（ない
。

その典型的な例が演算命令中の演算実行ステージである
。演算実行には、その内容によって数サイクルを必要と
することもある。

演算命令の実行時にパイプラインの乱れをなくし、高速
化をはかる手段として、演算ステージを構成する複数サ
イクルのうちの特定サイクルを、他の命令の演算ステー
ジにおけるこの特定サイクル以外のサイクルと同時に実
行可能とする方法がある。この同時に実行可能な演算サ
イクルは必要に応じてマイクロコードによって設けられ
るものでバニッシュサイクルと呼ばれ、以下Ｖサイクル
と称する。

上述のように演算ステージを分割し、同時に実行可能な
演算サイクル、すなわち■サイクルを設けた場合の処理
高速化を第５図を例にとって説明する。同図ｔａ＞は■
サイクルを設けない場合、（ｂ）は設けた場合を示す。

各ステージを表す記号り、Ａ。

Ｔ、Ｂ、ＩＦ、、ＷはそれぞれＤは命令解読（デコード
）、八はデータ読出し等の場合のアドレス計算、Ｔはデ
ータがバッファ記憶にあるか否かのチエ、７りと論理ア
ドレスから実アドレスへの変換（トランスレーション）
、Ｂはバッファデータのリード、Ｅは実行（エグゼキュ
ーション）、Ｗは結果をレジスタ等に格納するライトの
ステージである。

第５図（ａ）で命令■と■は同種の演算命令でその最短
処理時間は等しいものとする。ただし演算ステージは２
サイクルにわたっており、命令Ｉはり。

Ａ、Ｔ、Ｂ、Ｅ、Ｅ、Ｗの７サイクルで処理される。命
令・■は命令ｌより１サイクルだけ遅れてその処理が開
始され、Ｄ、Ａ、Ｔ、Ｂ、の順にステージ動作が進行し
た後、本来は次のＥステージに直ちに移行するはずであ
るが、命令ＩのＥステージが続いているためにＥステー
ジに移行できず、Ｂステージを再度繰り返して待機する
必要がある。

その結果、命令Ｈの処理には８サイクルを要し、処理が
遅れる。

これに対して第５図（ｂｌでは演算ステージ２サイクル
をＥと■の各サイクルに分割し、■サイクルを同時に実
行可能な演算サイクルとするために、命令Ｉの■サイク
ルのところで命令■の演算ステ−ジを実行開始すること
ができ、Ｂステージでの待機が不要となり、命令■も７
サイクルで終了する。

〔発明が解決しようとする問題点〕

上述のように演算命令中に同時に実行可能な演算サイク
ル、すなわちＶサイクルを設けることにより、演算命令
が連続する場合には処理の高速化に有効である。しかし
ながら演算の途中でレジスタを用いる場合にはレジスタ
へのデータセント等のためにロード系の命令を使うこと
が必要となる。

このロード系命令は一般に１サイクルで処理され、しか
も演算ステージを必要としないため、前述の■サイクル
を発生できず、その結果バイブラインの乱れを生じ、高
速化を妨げる原因になるという問題がある。その例を第
６図により説明する。

第６図で演算命令Ｉで演算ステージはＥとＶの２サイク
ルにわたっている。次のロード命令では、Ｄ、Ａ、Ｔ、
Ｂまでの各ステージの処理に問題はない。その後の実行
ステージ、すなわちロード実行ステージＥは命令ＩのＶ
サイクルが実行されている区間で実行可能ではあるが、
その次のＷステージの区間が演算命令■のＷステージと
重なってしまう。そこでＢステージで待機して、Ｄ、Ａ
。

Ｔ、［３，Ｂ、　　Ｅ、Ｗの順でロード命令は処理され
る。ここで、ＤＳＡ、ＴＳＢＳＥ、Ｅ、ＷのようにＥで
待機することはできない。その理由はＥ９ＥとＥ動作を
続ける場合には演算ユニットからの処理終了信号により
Ｅ動作を終了することになっており、ロード系命令では
演算ユニットが起動されず、処理終了信号も発生せず、
Ｅ動作終了時点が指示されないためである。

ロード命令でのＢステージの繰返は以後の演算命令処理
を遅らせる原因となる。すなわち、次の演算命令■では
り、Ａ、Ｔの各ステージをそれぞれ１サイクルで処理し
た後、直ちにＢステージに移行できずにＴステージで待
機する必要があり、また演算命令■の処理ではＡステー
ジでの待機が必要となる。

本発明は、上述の問題点に鑑み、ロード系命令中に強制
的に同時に実行可能な演算サイクル、すなわち■サイク
ルを設けることにより一層の処理高速化を実現するパイ
プライン処理制御装置を提供することを目的とする。

〔問題点を解決するための手段〕 本発明の原理ブロック図を第１図に示す。同図で第１の
記憶手段１は処理すべき命令が演算命令であるときに制
御記憶中の制御データを記憶し、第２の記憶手段２は命
令が演算を必要としないもの、例えばロード命令である
ときに制御データを記憶するためのものである。パイプ
ライン制御部４は命令が演算命令であるときには第１の
記憶子１２１からの出力により演算部３に同時に実行可
能な演算サイクル、すなわちＶサイクルを実行させ、命
令が演算不要のものであるときには演算部３をデータス
ルーの状態に保ったままで■サイクルを１サイクルだけ
強制的に発生させるためのものである。

〔作　　　用〕

第１図で処理すべき命令が演算命令である場合には、例
えば計算機の制御記憶（コントロールストレージ（Ｃ３
））に格納されているマイクロコードの制御データが第
１の記憶手段、例えばデータレジスタ（Ａ）１に格納さ
れる。これに対して、命令がロード系のものであれば制
御データは第２の記憶手段、例えばデータレジスタ（Ｂ
）２に格納される。二つのレジスタの選択は、例えばマ
イクロコードのある特定ビットが１°であるときにレジ
スタ（Ａ）、別の特定ビットが°１゛であるときにレジ
スタ（Ｂ）とする方式で行なわれる。

演算命令に対しては、第１の記憶手段１、例えばデータ
レジスタ（Ａ）からのＶサイクル信号により、バイブラ
イン制御部４は演算部３に起動信号を出力し、演算部を
起動させる。演算が終了すると演算部３はパイプライン
制御部４に処理終了信号を出力し、■サイクル動作が終
わる。

これに対して、命令がロード系のものであるときには、
第２の記憶手段２、例えばデータレジスタ（Ｂ）からの
Ｖサイクル強制信号によって、パイプライン制御部４は
演算部３にデータスルー信号を出力する。このとき演算
部３は■サイクル用には起動されず、図示しないレジス
タへのデータ入出力等のためにデータスルーの状態に保
たれる。

パイプライン制御部４は■サイクルを強制的に発生させ
、それを１サイクルのみで終了させる。

以上のように本発明ではパイプラインの乱れを防ぐこと
を目的として演算を必要としない命令中に、同時に実行
可能な演算サイクル、すなわち■サイクルを強制的に発
生させる。

〔実　　施　　例〕

第２図に本発明のパイプライン処理制御装置の実施例全
体ブロック図を示す。同図でデータレジスタ（Ａ）１は
処理すべき命令が演算命令であるときに、またデータレ
ジスタ（Ｂ）２は演算不要の命令であるときに制御記憶
中の制御データを記憶するものである。演算部（Ｅユニ
ット）３は複数のマシンサイクルから成る演算ステージ
の一部であり、他の部分と同時に実行可能な演算サイク
ル、すなわち■サイクル演算を実行できるものである。

パイプライン制御部４は命令のパイプライン処理を制御
する。制御記憶（ＣＳ）５は制御用の複数のマイクロコ
ードを格納しているもので、各マイクロコードの格納ア
ドレスは制御記憶５に与えられる命令のオペレーション
コード（ＯＰ−ＣＯＤＥ）と一対一に対応して指定され
る。レジスタ群６は、演算の途中で演算結果を演算部３
から受は取って一時記憶するためのものであり、バッフ
ァ制御部（Ｓユニット）７は演算結果を外部メモリ８に
格納したり、外部メモリ８からデータを取り込むために
バッファの制御を行なう。

本発明では、演算を必要としない命令のパイプライン処
理のフロー中に、制御データにより同時に実行可能な演
算サイクル、すなわち■サイクルを強制的に１サイクル
だけ発生させる方式をとるので、制御記憶の形式を概念
的に第３図に示す。

同図でオペレーションコードに対応して、制御記憶５内
のマイクロコードの格納アドレスが指定され、そのアド
レスにあるマイクロコード、同図ではマイクロコード■
が読み出される。マイクロコード■は例えば１０ビツト
で構成され、そのうちの特定の１ビツト、Ａ欄は、命令
が演算命令であり、データレジスタ（Ａ）１に制御デー
タを記憶するときに“１′をたてるビット、また別の特
定の１ビツト、Ｂ憫は１．演算不要の命令であり、デー
タレジスタ（Ｂ）２に制御データを記憶するときに“１
゛をたてるビットである。他の８ビツトには、バッファ
制御部（Ｓユニット）７、演算部（Ｅユニット）３等を
制御するための制御データが格納されている。これらの
データは二つのデータレジスタ１．２のいずれかに記憶
された後に、各部の制御用信号として出力される。

第２図と第３図を用いて本発明の実施例の動作について
説明する。第２図で命令のオペレーションコードが与え
られ、制御記憶（ＣＳ）５のアドレスが指定され、その
アドレスにあるマイクロコードが読み出される。そのコ
ードを第３図でマイクロコード■とする。マイクロコー
ド■のある特定ビット、Ａ欄に“１°がたっていると演
算命令であるので、制御データがデータレジスタ（Ａ）
１にセントされる。データレジスタ（Ａ）１からパイプ
ライン制御部４に対して演算ステージの■サイクルであ
ることが■サイクル信号として通知され、パイプライン
制御部４は演算部３に対して起動信号を出す。演算部３
はその起動信号を受は取ると、演算データをレジスタ群
６、又はバッファ制御部７から取り出し、演算を行なっ
てその結果をレジスタ群６、又はバッファ制御部７に戻
すと同時に、パイプライン制御部４に対して処理終了信
号を出力する。

第３図のマイクロコードの別の特定ビット、Ｂ掴に“１
゛がたっている場合には、例えばロード系の命令であり
、制御データはデータレジスタ（Ｂ）２にセントされる
。データレジスタ（Ｂ）２からパイプライン制御部４に
対して■サイクルを強制的に発生させることを指示する
信号が送られ、パイプライン制御部４は演算部３に対し
て起動信号は出さずにＶサイクルを発生させ、１サイク
ルのみでそれを終了させる。すなわち、ロード系命令で
あれば、パイプライン制御部４は演算部３にデータスル
ー信号を出力し、演算部３は、例えばバッファ制御部７
からのデータをそのままレジスタ群６に送るデータスル
ー動作を行なう。演算部３は処理終了信号を出力せず、
■サイクル終了はパイプライン制御部４により制御され
る。

以上に詳しく説明したように、演算を必要としない命令
、例えばロード命令中に強制的にＶサイクルを発生させ
た場合のパイプライン処理の例を第４図に示す。同図で
演算命令Ｉより１サイクルだけ遅れてロード命令の処理
が開始されるが、そのロッド実行ステージ、すなわちＥ
ステージの直後に同時に実行可能な演算サイクルである
Ｖサイクルが強制的に設けられている。これにより、次
の演算命令■では、第６図のようにロード命令中にＶサ
イクルを設けない場合と比較してＴステージでの待機が
不要となり、その実行は７サイクルで終了し、第６図の
場合より１サイクル、処理が速くなる。また、同様に演
算命令■も７サイクルで実行され、処理が１サイクル速
くなる。

この実施例では第３図の制御記憶５内のマイクロコード
中の特定ビットが“１゛である場合に強制的にＶサイク
ルを発生させる方式としたが、命令のオペレーションコ
ードを見て、ハード的に■サイクル強制発生を行なうこ
ともできることはもちろんである。

〔発明の効果〕

命令をパイプライン方式で処理する計算機システムにお
いて、連続する演算命令の間にロード命令等の演算不要
の命令が介在する場合、その処理フロー中に同時に実行
可能な演算サイクルを強制的に発生させることにより、
パイプラインの乱れをなくし、高速化が実現される。

【図面の簡単な説明】

第１図は本発明のパイプライン処理制御装置の原理ブロ
ック図、 第２図は本発明の実施例の全体ブロック図、第３図は■
サイクル発生のための制御記憶の概念図、 第４図はロード命令中に■サイクルを発生させたときの
パイプライン処理説明図、 第５図（ａ）、　（ｂｌは演算命令中にのみ■サイクル
を設ける従来例におけるパイプライン処理説明図、第６
図は連続する演算命令の間にロード命令がある場合の処
理遅れの説明図である。 １・・・データレジスタ（Ａ）、 ２・・・データレジスタ（Ｂ）、 ３・・・演算部（Ｅユニット）、　　　　・４・・・パ
イプライン制御部、 ５・・・制御記憶（ＣＳ）、 ６・・・レジスタ群、 ７・・・バッファ制御部（Ｓユニット）、８・・・外部
メモリ。 オ（４む９目の）ぐす渥イフ・］　］４Σイオζフ０７
７図第２図

Claims (1)

1. 【特許請求の範囲】 １）演算命令処理時に、複数のマシンサイクルから成る
   演算実行ステージ中のある特定演算サイクル（Ｖ）を、
   他の演算命令の演算実行ステージ中で該特定演算サイク
   ル（Ｖ）に相当するサイクル（Ｖ）以外のサイクル（Ｅ
   ）と同時に実行することのできるパイプライン方式の計
   算機において、処理すべき命令が演算命令であるときに
   制御データを記憶する第１の記憶手段（１）と、前記処
   理すべき命令が演算不要の命令であるときに制御データ
   を記憶する第２の記憶手段（２）と、演算を実行する演
   算部（３）と、前記演算命令実行時に前記第１の記憶手
   段（１）からの出力により該演算命令実行ステージのう
   ちの前記特定演算サイクル（Ｖ）を前記演算部（３）に
   実行させ、また前記演算不要の命令実行時に前記第２の
   記憶手段（２）からの出力により前記特定演算サイクル
   （Ｖ）に相当する特定演算サイクル（Ｖ）を強制的に発
   生させるパイプライン制御部（４）を有することを特徴
   とするパイプライン制御装置。 ２）前記演算不要の命令はロード命令であることを特徴
   とする特許請求の範囲第１項記載のパイプライン制御装
   置。 ３）前記演算命令の演算実行ステージは２サイクルであ
   ることを特徴とする特許請求の範囲第１項記載のパイプ
   ライン制御装置。 ４）前記演算不要の命令の命令実行ステージは１サイク
   ルであることを特徴とする特許請求の範囲第３項記載の
   パイプライン制御装置。