JPH031234A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に係り、特に、演算器を使用す
る命令と演算器を使用しない命令とを同時に並行して実
行する情報処理装置に関するものである。

〔従来の技術〕

従来、情報処理装置において、命令処理の実行を高速化
する手法は、パイプライン制御方式が主流である。この
パイプライン制御方式は、１命令の処理を複数の独立し
たステージに分けて行い、複数の命令の異なる各ステー
ジの処理を重ねて同時に動作させて行い、実効的な１命
令の実行処理時間を短縮する制御方式である。

また、複数の演算ユニツｌ−を用いて、複数の命令を各
々の演算ユニットで並行して同時に実行する並列処理方
式も一部では用いられている。この種の並列処理方式を
用いる情報処理装置の例としは、例えば、特開昭６１−
１６３３５号公報に記載されたものがある。

しかし、複数の演算ユニットを用いる並列処理方式にお
いては、命令を順次実行するプログラムに関して、各々
の命令の間の処理結果の引渡しの関係から、各命令の同
期処理は困難である。これに対して、上述した特開昭６
１−１６３３５号公報に記載された情報処理装置におい
ては、命令の処理で必要とするリソースを判定する回路
を設け、命令の追越しを許す命令制御方式を行い、命令
処理を高速化している。

〔発明が解決しようとする課題〕

ところで、パイプライン制御方式を用いて、命令の処理
を高速化する場合、１命令の各段階の処理の各ステージ
の処理の独立性を高めて、各ステージの処理を多重度を
多くして、実効的な１命令の実行処理時間を短縮する必
要がある。したがって、高速化のためには１ステージに
１つの命令の実行が完了するように、各ステージを細か
くする必要があるが、この場合、各ステージの処理の流
れが乱れると、パイプラインの流れの乱れを正常化する
ための時間が多く必要となり、パイプラインの乱れによ
るオーバーヘッドが大きくなる欠点がある。

また、複数の演算ユニットを用いる並列処理方式では、
先に述べた同期処理の問題から命令実行制御の論理が複
雑化し、実現のための制御方式が複雑となり、そのため
のハードウェア量も多大化する。また、演算ユニットを
複数個設ける構成としても、実際のプログラムの処理の
中では、前命令の演算結果をすぐ次の命令で用いること
が多いため、複数の演算ユニットを用いて効率よく並列
処理を行えることは少ない場合が多く、ハードウェアを
多く設けている割には処理性能が向上しないという問題
がある。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、演算器を使用する命令と演算器を使用
しない命令とを同時に並行して実行できる情報処理装置
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の情報処理装置におい
ては、命令列の複数の命令を並列にデコードする命令デ
コーダと、演算器と、演算器をバイパスして演算入力レ
ジスタの下位ビットを演算出力レジスタの下位ビットに
送出するデータパスと、前記命令デコーダでデコードし
た命令を判定し、演算器を使用する命令の実行時に、前
記データパスを用いて、演算器を使用しない命令を、演
算器を使用する命令と同時に並行して実行する命令制御
手段とを備えることを特徴とする。

〔作用〕

前記手段によれば、情報処理装置において、命令デコー
ダと、演算器と、演算器をバイパスするデータパスと、
命令制御手段が備えられる。命令デコーダが命令列の複
数の命令を並列にデコードすると、命令制御手段がデコ
ードした命令を判定し、演算器を使用する命令の実行時
に、演算入力レジスタの下位ビットを、データパスを用
いて演算器をバイパスして演算出力レジスタの下位ビッ
トに送出し、演算器を使用しない命令、例えば、レジス
タ間のデータ転送命令、レジスタとメモリ間のデータ転
送命令のロード命令およびストア命令などの命令を、演
算器を使用する命令と同時に並行して行う。

これにより、演算器を増加することなく、命令の処理を
並行して実行することができ、性能を向上させることが
できる。

演算器をバイパスして演算入力レジスタの下位ビットを
演算出力レジスタの下位ビットに送出するデータパスは
、演算器の入力レジスタの上位ビットおよびと下位ビッ
トを独立に選択するセレクタと、演算器の入力レジスタ
から出力レジスタへ演算器を通過しないでデータ転送で
きるパスと、該パスからの転送データおよび演算器から
の出方データを選択して、出力レジスタに供給するセレ
クタから構成される。また、命令デコーダは、少なくと
も２つの命令を並列に同時にデコードし、命令制御手段
は、並行して実行可能な演算器を使用しない命令および
演算器を使用する命令を判定し、命令の処理の制御を行
う。演算器を用いる命令の制御はマイクロプログラムで
行い、演算器を用いない命令の制御はハードウェア論理
のパス制御により行う。このように命令の並列実行は、
ハードウェアによるパス制御が加わるだけなので、並列
実行可能な命令の並列実行の制御が複雑となることはな
く、簡単なハードウェアパスの追加により実現できる。

一般に情報処理装置のアーキテクチャ上、演算器は、メ
モリからメモリへのデータ転送あるいは１０進演算のた
めに８バイト以上の幅の構成をとっている。また、メモ
リとレジスタ間の転送命令では４バイト幅のデータを扱
うので、この転送命令では、演算器の残りの４バイトは
有効に利用されていない。このため１本発明によるデー
タパスの回路を付加する構成としても、演算器の構成の
金物量の増加が多くなることはない。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明の一実施例にかかる情報処理装置の構
成を示すブロック図である。第１図において、■は主記
憶装置である。主記憶装置ｌから読み出された命令列は
、命令転送パス１ａを通して命令バッファ２に転送され
て格納される。命令バッファ２に格納された命令列は、
更に先行する命令がＸ命令レジスタ３に切り出され、後
続する命令がＹ命令レジスタ４に切り出されて、命令デ
コーダ（図示せず）によりデコードされる。Ｘ命令レジ
スタ３およびＹ命令レジスタ４にセットされた各命令（
先行命令、後続命令）が、デコートされて判定され、各
々の命令の内容に応じて、命令処理の制御を行う。すな
わち、当該命令がメモリのデータを必要とする命令であ
れば、メモリのアドレスをメモリアドレスバス３３およ
び４３を介して主記憶装置１に送出し、読み出しリクエ
ストを出す。読み出しリクエストに対して、主記憶装置
１からは主記憶の内容が読み出されて、データパスｌｂ
、ｌｃから出力される。また、当該命令が、汎用レジス
タの内容を必要とする命令であれば、必要とする汎用レ
ジスタ番号をパス３２およびパス４２を介して汎用レジ
スタ群５に知らせ、汎用レジスタ番号のレジスタの内容
が読み出されて、汎用レジスタ群５からのデータパス５
ａおよびデータパス５ｂによって出力される。このよう
に、各々の命令の処理で必要とするオペランドの読み出
しは、Ｘ命令レジスタ３の命令（以下、Ｘ命令と称する
）およびＹ命令レジスタ４の命令（以下、Ｙ命令と称す
る）のそれぞれの命令に対して、独立に行う機構を有す
る構成となっている。

また、Ｘ命令レジスタ３およびＹ命令レジスタ４にセッ
トされた各命令（Ｘ命令とＹ命令）の種別が命令並列判
定回路６へ転送され、命令並列判定回路６が演算器を使
用する命令（以下、Ｍ命令と称する）の判定とデータ転
送のみの命令（以下、Ｓ命令と称する）の判別を行う。

判定の結果、命令並列判定回路６が、Ｘ命令とＹ命令が
Ｍ命令とＳ′全命令ペアであると判定した場合には、制
御線６ａによりＸ命令とＹ命令のどちらがＭ命令である
かを伝えるので、制御線６ａの信号によりセレクタ２０
はＭ命令の側をセレクトする。セレクタ２０により選択
された命令の命令コードによって、制御記憶アドレスレ
ジスタ１０には命令処理の先頭アドレスがセットされ、
制御記憶装置８から順次にマイクロプログラムが読み出
され、その内容が制御記憶データレジスタ１１へセット
される。制御記憶データレジスタ１１にセットしたマイ
クロ命令により演算器９を制御して命令の実行を行う。

一方、命令並列判定回路６からはＸ命令／Ｙ命令とＭ命
令／Ｓ命令との対応付けを示す並列対応信号が、信号線
６ｂによってオペランド制御回路７へ伝えられる。オペ
ランド制御回路７では、並列対応信号を受けて、Ｘ命令
レジスタ３およびＹ命令レジスタ４からのオペランド信
号（パス３２゜３３、４２．４３からの信号）を受けて
、Ｘ命令とＹ命令で必要とするオペランドを知り、演算
器の八人力レジスタ（ＷＡＲ）１２とＢ入力レジスタ（
ＷＢＲ）１３にセットすべきデータのセレクト信号を生
成する。生成したセレクト信号は信号線７ｂ、７Ｃによ
りセレクタ２１．セレクタ２２に供給され、セレクタ２
１およびセレクタ２２を制御する。

前述したように、汎用レジスタ群５からのデータは、デ
ータパス５ａ、５ｂにより、また、主記憶装置１から読
み出されたデータは、データパスｌｂ、ｌｃにより、そ
れぞれセレクタ２１．２２に与えられている。このた′
め、セレクト信号でセレクタ２１．２２を制御すること
により、Ｍ命令のオペランドが、ＷＡＲ１２，ＷＢＲ１
３の前半部（上位ビット部）へ、また、Ｓ命令のオペラ
ンドがＷＡＲ１２゜ＷＢＲ１３の後半部（下位ビット部
）へセットされる。ＷＡＲ１２，ＷＢＲ１３にセットさ
れたＭ命令のオペランドデータは、データパス１２ａ、
１３ａにより演算器９に供給される。また、演算器９に
は。

演算の制御信号として、制御記憶データレジスタ１１か
ら制御線１１ａによりマイクロ命令が供給されており、
該マイクロ命令により演算器９を制御して、演算器を用
いる命令の実行制御を行う。演算された結果データは、
データ線９ａによってセレクタ２３へ入力される。

一方、ＷＡＲ１２，ＷＢＲ１３の後半部へ置かれたＳ命
令のオペランドは、データパス１２ｂ、１３ｂにより演
算器９をバイパスして直接にセレクタ２３に入力される
。セレクタ２３では、オペランド制御回路７からの制御
線フａによる制御信号により、Ｍ命令の演算結果とＳ命
令のデータを演算出力レジスタ１４へ出力し、データ線
１４ａを介して、汎用レジスタ群５および主記憶装置１
に、命令処理の結果を格納する。なお、汎用レジスタ群
５および主記憶袋ｇｉｌへの書込み要求は独立に出され
、それぞれ、汎用レジスタ群５および主記憶装置１に独
立してデータの書込み動作の制御を行う。

このように、並列にデコードされたＸ命令とＹ命令に対
して、Ｍ命令とＳ命令とのペアにできると判定されると
、前述したような命令処理の制御を行うことにより、Ｍ
命令とＳ命令として並列し命令の処理を実行することが
できる。

デコードしたＸ命令とＹ命令とが、Ｍ命令とＳ命令との
ペアにできずに、Ｍ命令とＭ命令となる場合には、命令
の並列実行を行わず、Ｘ令命およびＹ命令はそれぞれを
単独に実行する。この場合には、命令並列判定回路６の
制御により、Ｘ命令をＭ命令とし、オペランド制御回路
７によって。

Ｙ命令のデータをセレクトしないように命令の制御を行
うことにより、１つの命令を単独して実行することがで
きる。また、デコードしたＸ命令とＹ命令とが、Ｍ命令
とＳ命令とのペアにできずに、Ｓ命令とＳ命令となる場
合には、Ｓ命令の命令ペアとして、並列実行することが
できる。この場合には、一方のＳ命令を演算器を通して
実行することによって、Ｍ命令とＳ命令の実行として扱
うことができ、並列実行を行うことができる。

このように、命令を並列実行するように制御しても、演
算器は、１０進演算、メモリからメモリへの転送のため
に通常８バイト以上のデータ幅を有しており、演算器に
対して演算結果による条件コードの設定、オーバーフロ
ーの検出等の回路は変更することなく、命令の並列実行
の制御を行うことができる。

本実施例では、演算器の入力レジスタへのセットアツプ
は１Ｍ命令、Ｓ命令の順で行い、１０進命令用に設置し
である８バイト以上の幅を持った演算器の入力レジスタ
をそのまま利用するようににしているが、命令のセット
アツプ順序や、Ｓ命令にデータをセットアツプするレジ
スタは、他のレジスタを用いるようにしてもよい。

なお５本実施例では、Ｓ命令の並列実行のために、演算
器９をバイパスするデータパスを、データパス１２ｂと
データパス１３ｂの２つのパスを設けているが、実際の
Ｓ命令の処理はデータ転送の機能のみなので、Ｓ命令で
はオペランドとなるデータは１つしか必要としない。こ
のため、ＷＡＲ１２゜ＷＢＲ１３へのデータのセットを
いずれか一方のレジスタ、例えば、ＷＡＲ１２とするこ
とにより、−方のデータパス１３ｂを省略可能である。

このように、演算器を必要としないＳ命令、例えば、レ
ジスターレジスタのデータ転送命令、メモリーレジスタ
のロード命令、レジスターメモリのストア命令２公岐命
令などの命令は、演算を行うＭ命令に比べ、その実行が
簡単であるため、Ｍ命令の実行と共に・、Ｓ命令を同時
に実行できる機能を備えることにより、通常のプログラ
ムで比較的多く現れるＳ命令の処理時間を短縮すること
ができる。これにより、命令の処理を高速化することが
できる。

以上、説明したように、本実施例の情報処理装置によれ
ば、Ｍ命令は、通常の命令実行と同様にマイクロプログ
ラム制御等にて実行の制御が行われる。Ｓ命令としては
、データを転送するのみの機能を持った命令に限定する
ことにより、Ｍ命令の実行に影響がないように実行され
る。この場合、演算器の入力レジスタでは、命令のデコ
ード順序に関係なく、Ｍ命令とＳ命令のペアが判定され
、Ｍ命令、Ｓ命令の順でセットアツプされる。Ｍ命令の
演算器の実行制御は、Ｓ命令の有無にかかわらず、単独
で演算器を使用する命令の実行と同様な制御により行わ
れ、ファームウェア等の実行サイクルの長い命令との整
合性が異なることはない。

このように、演算器を使用しない命令のロード命令、ス
トア命令２介岐命令などの命令を、他の演算器を使用す
る命令と並列に実行することにより、当該命令の実行サ
イクルを見かけ上０にすることができる。このため、命
令の処理が高速化する。また、並列実行を行う命令のペ
アを、演算器を使用する命令と転送型の基本命令に限定
することにより、演算器を使用する命令の実行は、並列
実行を行わない場合と同じく、マイクロプログラムの制
御に依って行う。これにより、並列実行の制御を行うた
めの金物量が、特に、増加することはない。また、並列
実行を行わない実行制御のモードを簡単に設置できる。

以上１本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、演算器を使用
しない命令のロード命令、ストア命令。

分岐命令などの命令を、他の演算器を使用する命令と並
列に実行することにより、命令の実行が高速化される。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる情報処理装置の構
成を示すブロック図、 図中、ｌ・・・主記憶装置、２　・命令バッファ、３・
・・Ｘ命令レジスタ、４・・・Ｙ命令レジスタ、５　・
汎用レジスタ群、６・・・命令並列判定回路、７・・・
オペランド制御回路、８・制御記憶装置、９・・・演算
器、１０・・・制御記憶アドレスレジスタ、１１・・・
制御記憶データレジスタ、１２・・・Ａ入力レジスタ、
１３・・・Ｂ入力レジスタ、１４・・・出力レジスタ、
２０．２１．２２．２３・・・セレクタ。

Claims (1)

【特許請求の範囲】
1. １、命令列の複数の命令を並列にデコードする命令デコ
   ーダと、演算器と、演算器をバイパスして演算入力レジ
   スタの下位ビットを演算出力レジスタの下位ビットに送
   出するデータパスと、前記命令デコーダでデコードした
   命令を判定し、演算器を使用する命令の実行時に、前記
   データパスを用いて、演算器を使用しない命令を、演算
   器を使用する命令と同時に並行して実行する命令制御手
   段とを備えることを特徴とする情報処理装置。