JPH0113472Y2 - - Google Patents

Info

Publication number
JPH0113472Y2
JPH0113472Y2 JP18652583U JP18652583U JPH0113472Y2 JP H0113472 Y2 JPH0113472 Y2 JP H0113472Y2 JP 18652583 U JP18652583 U JP 18652583U JP 18652583 U JP18652583 U JP 18652583U JP H0113472 Y2 JPH0113472 Y2 JP H0113472Y2
Authority
JP
Japan
Prior art keywords
circuit
slave
data
main
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP18652583U
Other languages
Japanese (ja)
Other versions
JPS6093350U (en
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP18652583U priority Critical patent/JPS6093350U/en
Publication of JPS6093350U publication Critical patent/JPS6093350U/en
Application granted granted Critical
Publication of JPH0113472Y2 publication Critical patent/JPH0113472Y2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Communication Control (AREA)
  • Bidirectional Digital Transmission (AREA)

Description

【考案の詳細な説明】 〔考案の技術分野〕 この考案は、例えばデイジタル回路内の主回
路、従回路間におけるハンドシエイク回路リセツ
ト信号発生回路等に用いられる双方向信号伝送回
路に関するものである。
[Detailed Description of the Invention] [Technical Field of the Invention] This invention relates to a bidirectional signal transmission circuit used, for example, in a handshake circuit reset signal generation circuit between a main circuit and a slave circuit in a digital circuit.

〔従来技術〕[Prior art]

従来この種の回路として第1図に示すものがあ
つた。図において、1は装置全体の制御を司どる
主回路、2はこの主回路1の指令に基づき入出力
装置等を制御する従回路、3はこれら主回路1と
従回路2との間でデータを受渡しするデータ線、
4は主回路1から従回路2へのデータが準備され
たことを一時記憶するラツチ回路、5は主回路1
からのデータを従回路2が受け取つたことを通知
するハンドシエイクリセツト線、6は主回路1が
従回路2をハードウエア的にリセツトするハード
ウエアリセツト線、7は論理和回路である。
A conventional circuit of this type is shown in FIG. In the figure, 1 is a main circuit that controls the entire device, 2 is a slave circuit that controls input/output devices, etc. based on commands from the main circuit 1, and 3 is a data exchange between the main circuit 1 and the slave circuit 2. A data line that transfers
4 is a latch circuit that temporarily stores that data from main circuit 1 to slave circuit 2 is prepared; 5 is main circuit 1;
6 is a hardware reset line by which the main circuit 1 resets the slave circuit 2 in terms of hardware, and 7 is an OR circuit.

次に動作について説明する。主回路1内に発生
したデータは、データ線3を通して従回路2へ渡
される。このとき主回路1は、データ線3へのデ
ータが正しくセツトしたのち、ストローブ信号を
ラツチ回路4へ出力する。ラツチ回路4は、主回
路1からのこのストローブ信号を受けると、その
出力を論理“1”にセツトし、従回路2へデータ
線3へのデータが正しくセツトされていることを
通知するとともに、主回路1へ従回路2がまだデ
ータ線3のデータを取り込んでいないことを通知
する。ラツチ回路4からの信号を受けた従回路2
は、データ線3の状態を読みとつたのち、正常に
データを取り込んだことを知らせるため、ハンド
シエイクリセツト信号を論理和回路7へ出力す
る。論理和回路7は従回路2からのハンドシエイ
クリセツト信号を受けると、論理“1”をラツチ
回路4へ出力し、これによりラツチ回路4は元の
状態にリセツトされ論理“0”を出力する。この
ラツチ回路4の出力が論理“0”であることを認
識した主回路1は、データ線3上のデータを従回
路2が正常に受け取つたと判断し、一連のデータ
転送が終了する。また、これらデータ転送とは独
立に主回路1から従回路2へのハードウエアリセ
ツト線6があり、この信号線を主回路1が駆動す
ることにより、従回路2のリセツト及びラツチ回
路4のリセツトを行う。
Next, the operation will be explained. Data generated in the main circuit 1 is passed to the slave circuit 2 through the data line 3. At this time, the main circuit 1 outputs a strobe signal to the latch circuit 4 after the data to the data line 3 is correctly set. When the latch circuit 4 receives this strobe signal from the main circuit 1, it sets its output to logic "1" and notifies the slave circuit 2 that the data to the data line 3 is correctly set. The main circuit 1 is notified that the slave circuit 2 has not yet taken in the data on the data line 3. Slave circuit 2 receiving signal from latch circuit 4
After reading the state of the data line 3, it outputs a handshake reset signal to the OR circuit 7 to notify that data has been taken in normally. When the OR circuit 7 receives the handshake reset signal from the slave circuit 2, it outputs a logic "1" to the latch circuit 4, which resets the latch circuit 4 to its original state and outputs a logic "0". . Recognizing that the output of the latch circuit 4 is logic "0", the main circuit 1 determines that the slave circuit 2 has normally received the data on the data line 3, and a series of data transfers ends. In addition, independent of these data transfers, there is a hardware reset line 6 from the main circuit 1 to the slave circuit 2, and by driving this signal line from the main circuit 1, the slave circuit 2 and the latch circuit 4 are reset. I do.

従来の主回路、従回路におけるデータ転送は以
上のように構成されているので、ハンドシエイク
回路のリセツト線と、ハードウエア的なリセツト
線を別々に備えている必要があり、特にケーブル
で主回路と従回路が接続されている場合には信号
線の種類が多くなり、運用上支障をきたす等の欠
点があつた。
Since data transfer in the conventional main circuit and slave circuit is configured as described above, it is necessary to provide separate reset lines for the handshake circuit and hardware reset line, especially when connecting the main circuit with a cable. When a slave circuit is connected, there are many types of signal lines, which has the disadvantage of causing problems in operation.

〔考案の概要〕[Summary of the idea]

この考案は上記のような従来のものの欠点を除
去するためになされもので、2種の目的とその伝
達方向が異なる信号を、1本の双方向信号線を通
じて伝達させることにより、信号線の種類を減ら
すことができる双方向信号伝送回路を提供するこ
とを目的としている。
This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and by transmitting two types of signals with different purposes and transmission directions through one bidirectional signal line, it is possible to change the type of signal line. The purpose of the present invention is to provide a bidirectional signal transmission circuit that can reduce the

〔考案の実施例〕[Example of idea]

以下、この考案の一実施例を図について説明す
る。第2図において、1は装置全体の制御を司ど
る主回路、2はこの主回路1の指令に基づき入出
力装置等を制御する従回路、3はこれら主回路1
と従回路2との間でデータを受渡しするデータ
線、4は主回路1から従回路2へのデータが準備
されたことを一時記憶するラツチ回路、8は主回
路1からのデータを従回路2が受け取つたことを
通知するハンドシエイクリセツト信号用のドライ
バ回路、9は主回路1が従回路2をハードウエア
的にリセツトするハードウエアリセツト信号用の
ドライバ回路、10はドライバ回路8と9とをワ
イヤードORを接続した双方向リセツト信号線、
11は双方向リセツト信号線10から従回路2へ
のハードウエアリセツト信号のみを取り出す積分
回路である。
An embodiment of this invention will be described below with reference to the drawings. In Fig. 2, 1 is a main circuit that controls the entire device, 2 is a slave circuit that controls input/output devices, etc. based on the commands of this main circuit 1, and 3 is a main circuit 1 of these main circuits.
A data line 4 transfers data between the main circuit 1 and the slave circuit 2, a latch circuit 4 temporarily stores that data is prepared from the main circuit 1 to the slave circuit 2, and a latch circuit 8 transfers data from the main circuit 1 to the slave circuit 2. 2 is a driver circuit for a handshake reset signal that notifies that it has been received; 9 is a driver circuit for a hardware reset signal that causes the main circuit 1 to reset the slave circuit 2 in terms of hardware; 10 is a driver circuit for driver circuits 8 and 9; Bidirectional reset signal line with wired OR connected to
Reference numeral 11 denotes an integrating circuit that extracts only the hardware reset signal from the bidirectional reset signal line 10 to the slave circuit 2.

又、積分回路11の構成例を第3図に示す。第
3図において11a及び11cは入力信号レベル
を反転出力するヒステリシス特性を持つたインバ
ータ、11bは抵抗、コンデンサにより構成され
る積分回路である。
Further, an example of the configuration of the integrating circuit 11 is shown in FIG. In FIG. 3, 11a and 11c are inverters having hysteresis characteristics for inverting and outputting the input signal level, and 11b is an integrating circuit composed of a resistor and a capacitor.

次に動作について説明する。主回路1内に発生
したデータが、データ線2を通つて従回路2へ渡
され、ラツチ回路4が主回路1、従回路2へその
データ授受の状態を通知するのは従来のものと同
一である。このとき、ラツチ回路4からの通知に
よりデータの取り込みを終えた従回路2は、ハン
ドシエイクリセツト信号をドライバ回路8へ出力
する。ドライバ回路8はこれによつて双方向リセ
ツト信号線10を従回路側から駆動する。この動
作によつてラツチ回路4は元の状態にリセツトさ
れて、従回路2のデータ取り込みが正常に終了し
たことを主回路9へ通知する。また、これらデー
タ転送とは別に、主回路1はドライバ回路9を駆
動することにより、双方向リセツト信号線10を
通して従回路2側へハードウエアリセツト信号を
出力できる。双方向リセツト信号線10はこのよ
うに2種類のその目的と伝達方向の異なる信号を
通過させるが、その信号の分離は積分回路11に
より行われ、ハードウエアリセツト信号のみを検
出して従回路2をリセツトする。この動作のため
に、従回路2から出力されるハンドシエイクリセ
ツト信号は幅のせまいパルス、主回路1から出力
されるハードウエアリセツト信号は幅の広いパル
スを用いる。
Next, the operation will be explained. The data generated in the main circuit 1 is passed to the slave circuit 2 through the data line 2, and the latch circuit 4 notifies the main circuit 1 and the slave circuit 2 of the data transfer status, which is the same as in the conventional system. It is. At this time, the slave circuit 2, which has finished acquiring data in response to the notification from the latch circuit 4, outputs a handshake reset signal to the driver circuit 8. The driver circuit 8 thereby drives the bidirectional reset signal line 10 from the slave circuit side. This operation resets the latch circuit 4 to its original state, and notifies the main circuit 9 that the data acquisition of the slave circuit 2 has been completed normally. In addition to these data transfers, the main circuit 1 can output a hardware reset signal to the slave circuit 2 through the bidirectional reset signal line 10 by driving the driver circuit 9. The bidirectional reset signal line 10 thus passes two types of signals with different purposes and transmission directions, but the signals are separated by the integrating circuit 11, which detects only the hardware reset signal and sends it to the slave circuit 2. Reset. For this operation, the handshake reset signal output from the slave circuit 2 uses a narrow pulse, and the hardware reset signal output from the main circuit 1 uses a wide pulse.

積分回路11の動作をその構成例をもとに説明
する。第3図においてインバータ11aは双方向
リセツト信号線10に接続される。
The operation of the integrating circuit 11 will be explained based on an example of its configuration. In FIG. 3, inverter 11a is connected to bidirectional reset signal line 10. In FIG.

インバータ11aに幅のせまいパルスが入力さ
れると、その出力はレベルの反転されたやはり幅
のせまいパルスとして出力される。この幅のせま
いパルスが積分回路11bに入力されると、その
特性により積分回路11bの出力レベルはほとん
ど変化しない。従つてインバータ11cの出力は
幅のせまいパルスが入力される前となんら変化す
ることはない。一方、幅の広いパルスがインバー
タ11aに入力されると、その出力は幅の広いレ
ベル反転されたパルスとなる。この幅広のパルス
が積分回路11bに入力されると、その出力は大
きく変化する。この変化は、インバータ11cに
よつて検出され、ヒステリシス特性のためにより
幅の広いパルスが出力されることになる。このよ
うにして、積分回路を用いることにより、時間幅
の異なるパルスに対して選択的に動作する。この
様子を第4図に示す。
When a narrow pulse is input to the inverter 11a, its output is output as a narrow pulse whose level is inverted. When a narrow pulse with this width is input to the integrating circuit 11b, the output level of the integrating circuit 11b hardly changes due to its characteristics. Therefore, the output of the inverter 11c does not change in any way from before the narrow pulse was input. On the other hand, when a wide pulse is input to the inverter 11a, its output becomes a wide pulse whose level is inverted. When this wide pulse is input to the integrating circuit 11b, its output changes greatly. This change is detected by the inverter 11c, which outputs a wider pulse due to the hysteresis characteristic. In this way, by using an integrating circuit, it is possible to selectively operate on pulses having different time widths. This situation is shown in FIG.

〔考案の効果〕[Effect of idea]

以上のように、この考案によれば双方向信号線
と積分回路を用いた信号選択回路によつて少ない
信号線での制御を可能にし、ケーブル接続による
信号伝達回路をより簡単に、安価に構成できる効
果がある。
As described above, this invention enables control with fewer signal lines by using a signal selection circuit using bidirectional signal lines and an integrating circuit, making it easier and cheaper to configure a signal transmission circuit using a cable connection. There is an effect that can be done.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のハンドシエイクリセツト回路の
ブロツク図、第2図はこの発明の一実施例による
双方向リセツト信号回路のブロツク図、第3図は
第2図における積分回路の構成例、第4図は第3
図の積分回路の動作図である。 1……主回路、2……従回路、3……データ
線、4……ラツチ回路、5……ハンドシエイクリ
セツト線、6……ハードウエアリセツト線、7…
…論理和回路、8……ドライバ回路、9……ドラ
イバ回路、10……双方向リセツト線、11……
積分回路、なお、図中同一符号は同一又は相当部
分を示す。
FIG. 1 is a block diagram of a conventional handshake reset circuit, FIG. 2 is a block diagram of a bidirectional reset signal circuit according to an embodiment of the present invention, and FIG. 3 is an example of the configuration of the integrating circuit in FIG. Figure 4 is the third
FIG. 3 is an operation diagram of the integrating circuit shown in FIG. 1... Main circuit, 2... Slave circuit, 3... Data line, 4... Latch circuit, 5... Handshake reset line, 6... Hardware reset line, 7...
...OR circuit, 8...Driver circuit, 9...Driver circuit, 10...Bidirectional reset line, 11...
In the integrating circuit, the same reference numerals in the figures indicate the same or corresponding parts.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 1本の双方向信号線路と、この双方向信号線路
の両端にそれぞれ接続されそれぞれパルス幅の異
なる伝送制御信号を互に対向する方向に伝送出力
するドライバ回路と、上記双方向信号線路の一端
側に接続され上記両伝送制御信号を所定の時定数
で積分し他端側からの制御信号を一端側のドライ
バ回路の伝送方向とは逆方向に出力する積分回路
とを備えた双方向信号伝送回路。
one bidirectional signal line, a driver circuit connected to both ends of the bidirectional signal line and transmitting and outputting transmission control signals having different pulse widths in opposite directions, and one end side of the bidirectional signal line. a two-way signal transmission circuit, which is connected to an integrating circuit that integrates both transmission control signals with a predetermined time constant and outputs a control signal from the other end in a direction opposite to the transmission direction of the driver circuit on the one end. .
JP18652583U 1983-11-30 1983-11-30 Bidirectional signal transmission circuit Granted JPS6093350U (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18652583U JPS6093350U (en) 1983-11-30 1983-11-30 Bidirectional signal transmission circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18652583U JPS6093350U (en) 1983-11-30 1983-11-30 Bidirectional signal transmission circuit

Publications (2)

Publication Number Publication Date
JPS6093350U JPS6093350U (en) 1985-06-26
JPH0113472Y2 true JPH0113472Y2 (en) 1989-04-20

Family

ID=30402869

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18652583U Granted JPS6093350U (en) 1983-11-30 1983-11-30 Bidirectional signal transmission circuit

Country Status (1)

Country Link
JP (1) JPS6093350U (en)

Also Published As

Publication number Publication date
JPS6093350U (en) 1985-06-26

Similar Documents

Publication Publication Date Title
US4257099A (en) Communication bus coupler
JPS6022688Y2 (en) signal transmission device
JPH0426903Y2 (en)
JPH0454510Y2 (en)
SU1587531A2 (en) Device for parallel recording of information
JPS63171049U (en)
JPS61216192A (en) Memory writing system
JPS6046076U (en) Sensor signal transmission/reception circuit with disconnection detection function
JPS62167439U (en)
JPH03120148U (en)
JPH0475693B2 (en)
JPS63158041U (en)
JPS59169633U (en) buffer circuit
JPS5859285U (en) remote monitoring control system
JPS6450381U (en)
JPS62201862U (en)
JPS60117847A (en) Data control circuit
JPH02131791U (en)
JPS594012U (en) Group control device signal transmission circuit
JPH01114129A (en) Interface circuit
JPS6093350U (en) Bidirectional signal transmission circuit
JPS58194556U (en) Signal inspection control circuit
JPS57169833A (en) Digital signal repeater
JPH03116428U (en)
JPH01125637U (en)