JPH01136281A - バッファメモリ制御方式 - Google Patents
バッファメモリ制御方式Info
- Publication number
- JPH01136281A JPH01136281A JP29706687A JP29706687A JPH01136281A JP H01136281 A JPH01136281 A JP H01136281A JP 29706687 A JP29706687 A JP 29706687A JP 29706687 A JP29706687 A JP 29706687A JP H01136281 A JPH01136281 A JP H01136281A
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- JP
- Japan
- Prior art keywords
- data
- buffer memory
- frame
- time
- buffer memories
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像の符号化に際し、１フレーム内の符号化
データ発生量の平滑化を行うバッファメモリの制御方式
に関し、特に２組のバッファメモリを切替え制御する方
式に関する。
データ発生量の平滑化を行うバッファメモリの制御方式
に関し、特に２組のバッファメモリを切替え制御する方
式に関する。
従来、この種のバッファメモリ制御方式においては、入
力画像のフレームの切りかわりに同期して書き込み動作
を行うバッファメモリを切替え、書、き込み動作中でな
いバッファメモリからデータの読み出しを行っていた。
力画像のフレームの切りかわりに同期して書き込み動作
を行うバッファメモリを切替え、書、き込み動作中でな
いバッファメモリからデータの読み出しを行っていた。
しかしながら、上述した従来のバッファメモリ制御方式
では、バッファメモリの切替えを画像フレームの切りか
わりに同期して行ってい未ため、数フレームごとにデー
タ伝送を行う駒落とし符号化を行った場合、駒落としさ
れたフレームの書き込みが行われたバッファメモリは空
となり、もう一方のバッファメモリのデータ量と大きな
不均衡を生じてデータ量の平滑化が十分できないという
欠点があった。
では、バッファメモリの切替えを画像フレームの切りか
わりに同期して行ってい未ため、数フレームごとにデー
タ伝送を行う駒落とし符号化を行った場合、駒落としさ
れたフレームの書き込みが行われたバッファメモリは空
となり、もう一方のバッファメモリのデータ量と大きな
不均衡を生じてデータ量の平滑化が十分できないという
欠点があった。
本発明の目的は、上述した欠点を解決したバッファメモ
リ制御方式を提供することにある。このため、本願発明
では２つのバッファメモリの切替えを入力画像のフレー
ムの区切りではなく、フレームの区切りから１／２単位
フレーム時間ずれた時点で行い、１フレ一ム分の画像デ
ータを２つノハッファメモリに分割入力して、フレーム
駒落とし符号化を行った際のバッファメモリ間のデータ
量の均衡を計っている。
リ制御方式を提供することにある。このため、本願発明
では２つのバッファメモリの切替えを入力画像のフレー
ムの区切りではなく、フレームの区切りから１／２単位
フレーム時間ずれた時点で行い、１フレ一ム分の画像デ
ータを２つノハッファメモリに分割入力して、フレーム
駒落とし符号化を行った際のバッファメモリ間のデータ
量の均衡を計っている。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を説明するブロック図であ
る。第１図において、本発明のバッファメモリ制御方式
を用いる回路は、データ入力端子１に並列接続された第
１のバッファメモリ２および第２のバッファメモリ３、
これら２つのバッファメモリ２，３のデータ端子に接続
され、出力端子５へ出力するデータを切替る出力データ
切替回路４、入力データに同期し、端子６から入力され
る書き込みクロックから書込みアドレスを発生する書込
み計数回路７、伝送路側から端子９へ入力される一定周
期の読出しクロックから読出しアドレスを発生する読出
し計数回路１０、前記第１のバッファメモリ２に接続さ
れ、前記読出し計数回路１０の出力と前記書込み計数回
路７の出力を切替る第１のアドレス切替回路８、前記第
２のバッファメモリ３に接続され、前記読出し計数回路
１０の出力と前記書込み計数回路７の出力を切替る第２
のアドレス切替回路１１、入力データを発生する符号化
部（図示せず）からフレームの先頭でデータと同期した
一定周期のクロックを端子１２から与えられ、フレーム
の切れ目から１８０°ずれた時間に切替信号を出力する
時間計数回路１３から構成されている。この切替信号は
前記第１および第２のバッファメモリ２，３と、前記出
力データ切替回路４、前記第１および第２のアドレス切
替回路８，１１、前記書込み計数回路７、前記読出し計
数回路ｌＯへ供給され、その出力レベルにより接続され
た回路の状態はたとえば第３図の表のように決められて
いる。ここで、インバータ１４は、２つのバッファメモ
リ回路２．３が同じ状態にならぬよう設けられている。
る。第１図において、本発明のバッファメモリ制御方式
を用いる回路は、データ入力端子１に並列接続された第
１のバッファメモリ２および第２のバッファメモリ３、
これら２つのバッファメモリ２，３のデータ端子に接続
され、出力端子５へ出力するデータを切替る出力データ
切替回路４、入力データに同期し、端子６から入力され
る書き込みクロックから書込みアドレスを発生する書込
み計数回路７、伝送路側から端子９へ入力される一定周
期の読出しクロックから読出しアドレスを発生する読出
し計数回路１０、前記第１のバッファメモリ２に接続さ
れ、前記読出し計数回路１０の出力と前記書込み計数回
路７の出力を切替る第１のアドレス切替回路８、前記第
２のバッファメモリ３に接続され、前記読出し計数回路
１０の出力と前記書込み計数回路７の出力を切替る第２
のアドレス切替回路１１、入力データを発生する符号化
部（図示せず）からフレームの先頭でデータと同期した
一定周期のクロックを端子１２から与えられ、フレーム
の切れ目から１８０°ずれた時間に切替信号を出力する
時間計数回路１３から構成されている。この切替信号は
前記第１および第２のバッファメモリ２，３と、前記出
力データ切替回路４、前記第１および第２のアドレス切
替回路８，１１、前記書込み計数回路７、前記読出し計
数回路ｌＯへ供給され、その出力レベルにより接続され
た回路の状態はたとえば第３図の表のように決められて
いる。ここで、インバータ１４は、２つのバッファメモ
リ回路２．３が同じ状態にならぬよう設けられている。
次に、第２図を参照して動作を説明する。第２図は第１
図のタイミングチャートである。端子１から入力データ
ａが入力されると同時に、端子６からはデータに同期し
たクロック％Ｃが入力され、書込み計数回路７では書込
みアドレスが作られる。
図のタイミングチャートである。端子１から入力データ
ａが入力されると同時に、端子６からはデータに同期し
たクロック％Ｃが入力され、書込み計数回路７では書込
みアドレスが作られる。
時間計数回路１３の出力レベルはＬｏｗであるから、第
３図の表から、入力データは第２のバッファメモリ３に
書込まれる（第２図ｅ）。この間、第１のバッファメモ
リ２からは、１つ前のフレーム単位時間Ｔ内に書込まれ
たデータが読出され（第２図ｆ）、端子５から出力され
ている（第２図ｋ）。第２のバッファメモリ３へ入力デ
ータの書込みがはじまってから、あるいは第１のバッフ
ァメモリ２からデータの読出しがはじまってから１時間
後、時間計数回路１３の出力レベルが反転し、Ｈｉ ｇ
ｈになると、今度は第１のバッファメモリ２へ入力デ
ータが書込まれ（第２図ｄ）、第２のバッファメモリ３
から先程書込まれたデータが読出される（第２図ｇ）。
３図の表から、入力データは第２のバッファメモリ３に
書込まれる（第２図ｅ）。この間、第１のバッファメモ
リ２からは、１つ前のフレーム単位時間Ｔ内に書込まれ
たデータが読出され（第２図ｆ）、端子５から出力され
ている（第２図ｋ）。第２のバッファメモリ３へ入力デ
ータの書込みがはじまってから、あるいは第１のバッフ
ァメモリ２からデータの読出しがはじまってから１時間
後、時間計数回路１３の出力レベルが反転し、Ｈｉ ｇ
ｈになると、今度は第１のバッファメモリ２へ入力デ
ータが書込まれ（第２図ｄ）、第２のバッファメモリ３
から先程書込まれたデータが読出される（第２図ｇ）。
ここで問題なのは時間計数回路１３の切替信号出力タイ
ミングで、第２図すに示すように、第２図ａａのフレー
ムの切れ目から１／２Ｔ時間ずれた時点で出力している
。この位相は時間計数回路１３に設けられた遅延回路に
より与えられているが、この１／２Ｔ時間のずれが特に
有効なのは符号化部で駒落しが発生した場合で、その時
の動作について説明する。第２図ａで斜線部が駒落しさ
れた部分である。駒落しが発生すると、符号化部からの
データ供給は行われず、したがって書込みクロックＣも
入力されない。
ミングで、第２図すに示すように、第２図ａａのフレー
ムの切れ目から１／２Ｔ時間ずれた時点で出力している
。この位相は時間計数回路１３に設けられた遅延回路に
より与えられているが、この１／２Ｔ時間のずれが特に
有効なのは符号化部で駒落しが発生した場合で、その時
の動作について説明する。第２図ａで斜線部が駒落しさ
れた部分である。駒落しが発生すると、符号化部からの
データ供給は行われず、したがって書込みクロックＣも
入力されない。
ここで、バッファメモリの切替をフレームの切れ目で行
った場合、駒落しされたフレームにおいて、データは書
込まれず、２つのバッファメモリ２゜３間でデータ量の
不均衡が生じ、その結果データ量の平滑化を防げてしま
う。さらに一般的に駒落明のようにフレームの切れ目か
ら１／２Ｔ時間ずれた時点でバッファメモリの切替を行
えば、駒落しされたフレームの前後半フレーム単位時間
内のデータがバッファメモリに書込まれ、不均衡が小さ
くなる。第２図においては、駒落しされるフレームの前
後半フレーム単位時間内に行われるデータ供給スピード
が、その他のフレームの２倍である場合を示した。また
、符号化部から供給されるデータ量は単位フレーム時間
に対して一定であり、その量は単位フレーム時間内に伝
送路側からの読出しクロックにより読出し可能な数に等
しい。ここで、書込み計数回路７および読出し計数回路
１０は、時間計数回路１３からのリセット信号ｉにより
バッファメモリ切替と同時にリセット〔発明の効果〕 以上説明したように本発明は、２つのバッファメモリの
切替を画像フレームの区切りから１／２単位フレーム時
間ずれた時点で行うことにより、１フレーム内のデータ
を２つのバッファメモリに分割入力することができ、符
号化部で駒落しが発生した時にもデータ量の平滑化を計
ることができる効果がある。
った場合、駒落しされたフレームにおいて、データは書
込まれず、２つのバッファメモリ２゜３間でデータ量の
不均衡が生じ、その結果データ量の平滑化を防げてしま
う。さらに一般的に駒落明のようにフレームの切れ目か
ら１／２Ｔ時間ずれた時点でバッファメモリの切替を行
えば、駒落しされたフレームの前後半フレーム単位時間
内のデータがバッファメモリに書込まれ、不均衡が小さ
くなる。第２図においては、駒落しされるフレームの前
後半フレーム単位時間内に行われるデータ供給スピード
が、その他のフレームの２倍である場合を示した。また
、符号化部から供給されるデータ量は単位フレーム時間
に対して一定であり、その量は単位フレーム時間内に伝
送路側からの読出しクロックにより読出し可能な数に等
しい。ここで、書込み計数回路７および読出し計数回路
１０は、時間計数回路１３からのリセット信号ｉにより
バッファメモリ切替と同時にリセット〔発明の効果〕 以上説明したように本発明は、２つのバッファメモリの
切替を画像フレームの区切りから１／２単位フレーム時
間ずれた時点で行うことにより、１フレーム内のデータ
を２つのバッファメモリに分割入力することができ、符
号化部で駒落しが発生した時にもデータ量の平滑化を計
ることができる効果がある。
第１図は本発明の一実施例を説明するブロック図、第２
図は第１図の動作を説明するタイミングチャート、第３
図は時間計数回路の出力レベルによる各切替回路および
バッファメモリの状態を示す表である。 第１図において、 １．６，９．１２・・・・・・入力端子、５・・・・・
・出力端子、２．３・・・・・・バッファメモリ、４・
・・・・・出力データ切換回路、８，１１・・・・・・
アドレス切替回路、７・・・・・・書込み計数回路、１
０・・・・・・読出し計数回路、１３・・・・・・時間
計数回路、１４・・・・・・インバータ。 代理人 弁理士 内 原 音 ♀１図 烟＝ 為・９屯 ≦旬 颯６ く
図は第１図の動作を説明するタイミングチャート、第３
図は時間計数回路の出力レベルによる各切替回路および
バッファメモリの状態を示す表である。 第１図において、 １．６，９．１２・・・・・・入力端子、５・・・・・
・出力端子、２．３・・・・・・バッファメモリ、４・
・・・・・出力データ切換回路、８，１１・・・・・・
アドレス切替回路、７・・・・・・書込み計数回路、１
０・・・・・・読出し計数回路、１３・・・・・・時間
計数回路、１４・・・・・・インバータ。 代理人 弁理士 内 原 音 ♀１図 烟＝ 為・９屯 ≦旬 颯６ く
Claims (1)
- 入力速度が一定でないデータを一時記憶し一定速度で出
力するための２個のバッファメモリを有し、一方のバッ
ファメモリへデータを書込む間他方のバッファメモリか
らデータを読出し、これら書込み読出し動作を一定時間
ごとに切替えるバッファメモリ制御方式において、前記
データが画像を符号化したデータで、かつ前記一定時間
が画像の単位フレーム時間であって、前記２つのバッフ
ァメモリの切り替えを前記画像のフレームの区切りから
１／２単位フレーム時間ずれた時行うことを特徴とする
バッファメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29706687A JPH01136281A (ja) | 1987-11-24 | 1987-11-24 | バッファメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29706687A JPH01136281A (ja) | 1987-11-24 | 1987-11-24 | バッファメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01136281A true JPH01136281A (ja) | 1989-05-29 |
Family
ID=17841776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29706687A Pending JPH01136281A (ja) | 1987-11-24 | 1987-11-24 | バッファメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01136281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002210139A (ja) * | 2001-01-24 | 2002-07-30 | Heiwa Corp | 遊技機および遊技機制御プログラム |
-
1987
- 1987-11-24 JP JP29706687A patent/JPH01136281A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002210139A (ja) * | 2001-01-24 | 2002-07-30 | Heiwa Corp | 遊技機および遊技機制御プログラム |
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