JPS61280194A - 保持メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決すべき問題点 問題点を解決するための手段（第１図）作用 実施例（第２図、第３図） （１）　　保持メモリ２から時間スイッチ１への読出し く２）　　制御装置３から保持メモリ２への書込み（３
）　　保持メモリ２から制御装置３への読出し従来技術
と実施例との対比（第４図、第５図）発明の効果 〔概　要〕 時分割交換システムにおいて、制御装置から保持メモリ
に対して行う交換制御情報の書込み／読出し動作を、比
較器を用いて行い、保持メモリから時分割スイッチに交
換制御情報を読み出すためにカウンタから出力される遂
次読出しアドレスと制御装置から与えられる、保持メモ
リへの書込み／読出しアドレスとの一致が比較器で検出
されたとき、保持メモリに対して制御装置から交換制御
情報の書込み／読出しを行うようにし、それにより　−
保持メモリの動作速度が低くてもよいようにしたもの。

〔産業上の利用分野〕

本発明は、ハイウェイ上を高速で伝送される情報の時分
割交換システムに係り、特に時分割スイッチにおける情
報の交換動作を制御する交換制御情報を格納するための
保持メモリの制御方式に関する。

〔従来の技術〕

従来の時分割交換システムにおける保持メモリの１サイ
クルタイムは、後に図面により詳述する如く、２つのフ
ェーズから成っている。すなわち、１サイクルタイムの
前半における第１のフェーズは、制御系から保持メモリ
にランダムアクセスにより交換制御情報を書込むと共に
必要な場合は保守のために制御系が保持メモリに書込ん
だ交換制御情報を読出すために用いられ、ｌサイクルタ
イムの後半における第２のフェーズでは、保持メモリに
格納されている交換制御情報を時分割スイッチのアドレ
スとしてシーケンシャルアクセスにより逐次読出してい
る。

〔発明が解決すべき問題点〕

保持メモリの１サイクルタイムは、時分割スイッチに入
力される入力ハイウェイの１タイムスロ７）に等しい。

従って、ｌサイクルタイム内で２つのフェーズが存在す
るということは、時分割スイッチにおける実際の交換動
作速度の２倍の動作速度で保持メモリが動作しなければ
ならないことを意味している。一方、超高速の情報、例
えばテレビ電話やＣＡＴＶに用いられる動画情報等をハ
イウェイ上に送る場合、ハイウェイの多重度が高くなり
、１タイムスロツトの時間が短くなる。メモリの動作速
度には製造技術上制限があり、上記の如く高速の情報の
交換動作速度の更に２倍の動作速度を持つ保持メモリの
実現は困難であるという問題点がある。

上記問題点の解消のために、保持メモリを２面用意し、
この２面の保持メモリを時間的に切換えて上記第１のフ
ェーズを一方の保持メモリにより処理し、第２のフェー
ズを他方の保持メモリにより処理し、フレーム単位に各
保持メモリのフェーズを切替る方式が従来から存在する
が、この従来方式では、保持メモリの動作速度は低くて
済むが、結局は２面の保持メモリの内容を同一とする論
理が必要であり、保持メモリ及びその周辺部のハード量
が大きいので実装規模が大きく時分割交換システムの価
格が高いという問題点がある。

〔問題点を解決すべき手段〕

第１図に本発明の原理ブロック図を示す。第１図におい
て、入力ハイウェイＨＷ、と出力ハイウェイＨＷ、の間
に時分割スイッチ１が接続されている０時分割スイッチ
の交換動作は保持メモリ２に格納される交換制御情報に
よって制御される。

保持メモリ２に対する交換制御情報の書込みは制御装置
３によって行われる。制御装置３は保持メモリ２に書込
まれた交換制御情報を保持のために読出すこともある。

保持メモリ２に格納された交換制御情報はカウンタ４か
ら保持メモリ２に与えられる遂次読出しアドレスによっ
て時分割スイッチｌに遂次読出される。カウンタ４の出
力と制御装置３から与えられる保持メモリ２の書込み／
読出しアドレス八りとが比較器５に入力され、比較器５
により一致が検出されたとき、制御装置３から与えられ
る読出し又は書込みの指示Ｒ／Ｗに従って、制御装置３
から与えられる交換制御情報を保持メモリに書込み、又
は保持メモリ２から制御装置３に交換制御情報を読出す
。

〔作　用〕

制御装置３から保持メモリ２に対して行われる交換制御
情報の書込み／読出し動作は比較器５においてカウンタ
４の出力と制御装置３からの書込み／読出しアドレスが
一致したときのみそのサイクルタイムで２つのフェーズ
に分けることなく行われるので、保持メモリ２に対して
はｌサイクルタイムをフルに使って書込み又は読出しを
行うことが可能である。

〔実施例〕

第２図は本発明の一実施例による時分割交換システムを
示すブロック図である。第２図において、１ａは時分割
スイッチ１　（第１図）の一種である時間スイッチであ
って、入力ハイウェイＨＷ、と出力ハイウェイＨＷ、の
間でタイムスロットの交換を行うものである。時間スイ
ッチ１ａに替えて、複数の人力ハイウェイの１つを出力
ハイウェイとして選択する空間スイッチを用いてもよい
。第１図と同様の保持メモリ２、制御装置３、カウンタ
４、比較器５に加えて、第２図においては、タイミング
調整等のために、第１のレジス゛り６、第２のレジスタ
７、ＳＲフリップフロップ８、Ｄフリッズフロソブ９〜
１１、ゲート１２〜１５を備えている。

第２図に示したシステムの動作の態様は次の３つに分け
られる。

（１）　　保持メモリ２から時間スイッチ１ａへの読出
し。

（２）制御装置３から保持メモリ２への書込み。

（３）保持メモリ２から制御装置３への読出し。

以下、第２図のシステムの動作を上記の態様の順に、第
３図（ａｌ〜０）によって説明する。

＋１）　　　　メモリ２から　日スイッチｌａへの。

班旦・ 時間スイッチ１ａは入力ハイウェイ上の情報をタイムロ
ットの順にシーケンシャルに書込み、保持メモリ２から
出力され第１のレジスタ６を経由して与えられる交換制
御情報を読出しアドレスとしてタイムスロットの順に出
力ハイウェイＨＷ。

上に情報を出力し、こうして、入力ハイウェイＨＷ籠上
のタイムスロットＴＳＩ　ｉの情報を出力ハイウェイＨ
Ｗ、上のタイムスロットＴＳＩｊに乗せることにより、
タイムスロットの交換を行う、保持メモリ２から時間ス
イッチ１ａへの交換制御情報の読出しは、カウンタ４の
出力を保持メモリ２の読出しアドレスとして行われる。

更に詳述すると、第３図（ａ）はカウンタ４の出力を示
している。カウンタ４はハイウェイ上の１フレーム内の
タイムスロットＴＳＯ〜ＴＳＮ−１の数Ｎを周期的にカ
ウントする。カウンタ４の出力に応じて保持メモリ２か
ら読出された交換制御情報は、第１のクロック信号ＣＬ
ＫＩの立上りに応じて第１のレジスタ６にラッチされ、
時間スイッチｌａに与えられる。第３開山）は出力ハイ
ウェイ上の情報のタイムスロットを示しており、第３図
（Ｃ）は上記第１のクロック信号ＣＬＫＩを示している
０図かられかるように、第１のクロック信号の周期はハ
イウェイ上のタイムスロットの長さに等しい。交換制御
情報を第１のレジスタに１タイムスロツト後にラッチし
たので、出力ハイウェイ上の情報のタイムスロットＴＳ
Ｏ１ＴＳＩ　、・・・、ＴＳＮ−１はカウンタ４の出力
０　、１　、２゜・・・から１タイムスロツトだけずれ
ている。以上の読出し動作は、以下に述べる制御装置か
ら保持メモリへの書込みと無関係に各タイムスロットを
使って常時行われる。

（２）　　４３から　　メモリ２への　゛み制御装置３
は、発呼者からの接続要求に応じて、出力ハイウェイＨ
Ｗ、上の指定タイムスロット、例えばｊタイムスロット
に対応する交換制御情報を書替える。このために、制御
装置３は保持メモＩ７２の書込みアドレスＡＤ＝　ｊお
よび書込まれる交換制御情報ＷＤを送出すると共に、保
持メモリ２に対する書込み動作か保持メモリ２からの読
出し動作かを区別する書込み／読出し信号Ｒ／Ｗをも送
出する。書込みアドレスＡＤは比較器５の一方の入力に
与えられ、比較器５の他方の入力にはカウンタ４の出力
が与えられる。書込まれる交換制御情報ＷＤは保持メモ
リ２に書込みデータとして与えられる。書込みアドレス
ＡＤ＝　ｊはカウンタ４のカウント値０−Ｎ−１のいず
れか１つと一致する。

一方、制御装置３は、書込みアドレスＡＤと書込まれる
交換制御情報ＷＤがそろった時点で、第１のクロックＣ
ＬＫＩとは非周期に第３図（８１に示すトリガ信号ＳＹ
Ｎを発生する。トリガ信号ＳＹＮはＳＲフリップフロッ
プのセット端子Ｓに入力されてラッチされ、そのラッチ
出力はＤフリップフロップ９の端子りに入力される。Ｄ
フリップフロップ９のクロック端子ＣＬＫには第２のク
ロック（を号ｃＬＫ２が入力される。第２のクロック信
号ＣＬＫ２の周期は１フレームすなわちＮタイムスロッ
トの長さに等しい、Ｄフリップフロップ９の出力ＱはＲ
ＳＳフリップフロップのリセット端子Ｒに帰還されてい
る。従って、Ｄフリップフロップ９の出力Ｑには、第３
図（ｆ）に示す如く、トリガ信号ＳＹＮの後の第２のク
ロック信号ＣＬＫ２の最初の立上りに応じて立上り、第
２のクロック信号ＣＬＫ２の次の立上りに応じて立下る
、１フレ一ム分の信号が得られる。

第３図（「）に示す信号は比較器５にイネーブル信号Ｅ
として入力される。イネーブル信号Ｅがハイレベル“Ｈ
”の間で比較器５は、ＡＤ−ｊとカウンタ４のカウント
値との一致を検出すると、第３図（勢に示す１タイムス
ロット分の一致信号が発生する。

制御装置３からは第３図（ｈ）に示す書込みタイミング
信号Ｗがゲート１２および１３に与えられている。書込
みタイミング信号Ｗは１タイムスロツト内でハイレベル
が１回あればよく、例えば第１のクロック信号ＣＬＫＩ
と同一でよい、ゲート１２の入力がすべて“Ｈ”レベル
になったとき、すなわち、比較器５の出力、信号Ｒ／Ｗ
、信号Ｗが共に“Ｈ″レベルなったとき、保持メモリ５
のアドレスＡ−ｊに交換制御情報ＷＤが書込まれる。こ
の書込み動作は第３図（幻に示すように、カウンタ４の
出力のタイムスロットｊのほぼすべてを使って行われる
。このことが、後に比較のために詳述する従来技術と大
きく異なる点である。従来の如く、１つのタイムスロッ
ト内で制御装置から保持メモリへの書込みのフェーズと
、保持メモリから時間スイッチへの読出しのフェーズを
分けていないので、保持メモリの動作速度は従来の半分
で済む。

尚、第３図において、タイムスロットｊで制御装置から
保持メモリ２に書込まれた交換制御情報は、その同じタ
イムスロットｊ内では時間スイッチｌａに読出されない
かもしれないが、後続フレーム内の同一タイムスロット
ｊにおいては既に保持メモリ２に書込まれているので、
１フレームの遅延の後には時間スイッチｌａに確実に読
出される。また、トリガ信号ＳＹＮは１フレームの先頭
近く、すなわちタイムスロッ）０，１．等で発生する場
合もあり得、この場合は、第３図（ｆ）に示す１フレ一
ム分の信号は、制御装置３においてアドレスＡＤおよび
交換制御情＠ＷＤがそろってがら、最悪ｌフレーム分の
遅延の後に発生する。しかしながら、ハイウェイ上を、
■フレームが４μｓといった超高速の情報を伝送する場
合、１フレームの待ち時間は特に問題とならない。

フリップフロップ１０　、１１、ゲート１４　、１５は
書込み終了信号＾ＳＹＮを発生させるためのものである
。

すなわち、第３図（ｆ）に示した信号をフリップフロッ
プＩＯにて第１のクロック信号ＣＬＫＩに応じてラッチ
し、フリップフロップ１０の出力を更に第１のクロック
信号ＣＬＫＩに応じてラッチし、フリップフロップ１１
の出力をインバータゲート１４で反転させたものとフリ
ップフロップ１０の出力とをＡＮＤゲート１５に入れる
ことにより、ＡＮＤゲート１５の出力に第３図（ｆ）の
後の１タイムスロット分のパルス＾ＳＹＮが得られる。

（３）　　　　メモ＋２か”　′背　３への憔家し制御
装置３は、保守の為に、保持メモリ２に書込んだ交換制
御情報を読み出すことがある。この場合は、書込み／読
出し信号Ｒ／Ｗを“Ｌ”レベルにし、それにより第３図
（ｒＩに示す一致信号と第３図（ｈ）に示す書込み信号
ＷＥとの論理積が第２のレジスタ７に入力される。第２
のレジスタ７はゲート１３の出力をトリガにして保持メ
モリ２の出力をラッチし、第２のレジスタ７の出力を制
御装置３が読出しデータＲＤとして読む。この読出し動
作は、信号Ｒ／Ｗを“Ｌ”レベルにして保持メモリ２の
出力をレジスタ７に取込むことを除き、前述した制御装
置３から保持メモリ２への書込み動作と同様である。

以上の動作説明から明らかなように、本発明の実施例に
おいては、保持メモリ２に対する書込み／読出し動作は
各タイムスロットをフルに使用して行うことができる。

パと　　　との・ 上記本発明の実施例により得られる効果の理解を容易に
するために、従来の保持メモリ制御方式およびその問題
点を第４図および第５図によって詳述する。

第４図は従来の時分割交換システムの一例を示すブロッ
ク図、第５図は第４図のシステムの動作説明用波形図で
ある。

第４図において、第２図の実施例の対応する部分の参照
番号に“ａ”を付しである。

従来の保持メモリ制御方式と本発明の実施例による保持
メモリ制御方式の主たる違いは、第５図（Ｃ）に示すよ
うに、従来は１タイムスロットの前半を、必要な場合に
制御装置３ａから保持メモリ２ａへの交換制御情報の書
込み又は保持メモリ２ａから制御装置３ａへの交換制御
情報の読出しに使用し、同一タイムスロットの後半で保
持メモＩＪ　２　ａから時間スイッチ１ａに交換制御情
報を読出しているのに対し、本発明の実施例では前述し
たように保持メモリ２に対する交換制御情報の書込み又
は保持メモリ２からの交換制御情報の読出しは１タイロ
スロツトを２つのフェーズに分けることなくフルに使用
して行っていることである。

すなわち、従来は、各タイムスロットの後半でカウンタ
４ａの出力をセレクタ４０が第１のクロック信号の“Ｈ
”レベルに応じて選択し、レジスタ４１はこれを第３の
クロック信号ＣＬ）［３に応じてラッチする。第３のク
ロック信号ＣＬＫ３の周期は第１のクロック信号ＣＬＫ
Ｉの周期の半分である。レジスタ４１にランチされたカ
ウンタ４ａの出力は、保持メモリ２ａから時間スイッチ
１ａに読出すときの読出しアドレスとしてのみ用いられ
る。

制御装置３ａから保持メモリ２ａへの書込み時は、交換
制御情報ＷＤと書込みアドレスＡＤがそろった時点でト
リガ信号ＳＹＮが与えられ、且つ、信号Ｒ／Ｗは“Ｈ”
レベルになる。書込みアドレスＡＤはセレクタ４０によ
り第１のクロック信号ＣＬＫＩの“Ｌ”レベルに応じて
選択され、第３のクロック信号ＣＬＫ３に応じてレジス
タ４１に格納される。一方、トリガ信号ＳＹＮの直後の
１タイムスロット分のパルスが、フリップフロップ８ａ
および９ａにより第１のクロック信号ＣＩＪＩに同期し
て得られ（第５図（ｇ）参照）、ゲート１２ａおよび１
３ａに入力される。さらに、書込み信号Ｗ（第５図（Ｑ
）参照）が第１のクロック信号ＣＬＫＩの反転信号と第
３のクロック信号の論理積としてゲート４２および４３
により得られ、ゲート１２ａに与えられる。ゲ−Ｈ２ａ
に入力されている信号Ｒ／ＷはＨ”レベルなので、ＡＮ
Ｄゲート１２ａの出力に第５図（ｈ）に示す書込み可能
信号ＷＥが得られ、この書込み可能信号ＷＥが与えられ
ている間に、保持メモリ２ａの指定アドレスＡＤに交換
制御情報が書込まれる。書込み終了を示す信号ＡＳＹＮ
は、トリガ信号Ｓ’／Ｈの直後の１タイムスロット分の
パルス（第５図（ｇ））をフリップフロップ４４により
１タイムスロット分遅らせて、第５図（１）に示す如く
書込み可能信号ＷＥの直後のタイムスロットに得られる
。

保守のために保持メモリ２ａから制御装置３ａへの交換
制御Ｂ情報の読出しは、信号Ｒ／Ｗを“Ｌ”レベルにす
ることにより、ゲート１３ａを信号Ｗが通過し、それに
より、保持メモリ２ａの指定アドレスＡＤから読出され
た交換制御情報がレジスタ７ａを介して制御装置３ａに
読出される。

このように、従来は１タイムスロットを２つのフェーズ
に分けて保持メモリに対する読み／書きを行っていたの
で、ハイウェイ上を伝送される情報の伝送速度の２倍の
速度で保持メモリを動作させる必要があった。

尚、前述の実施例においては、時分割スイッチとして時
間スイッチを用いたが、複数の時分割多重入力ハイウェ
イから一本の出力ハイウェイを選択する空間スイッチを
用いる場合でも本発明の適用が可能である。また、時間
スイッチに対する情報の書込み／読出しは、シーケンシ
ャル書込み／ランダム読出しに限定されず、ランダム書
込み／シーケンシャル読出しであっても本発明の範囲に
含まれる。

〔発明の効果〕

以上の説明から明らかなように、本発明により、保持メ
モリの動作速度をハイウェイ上の情報の伝送速度と同一
に低減できるので、超高速の時分割交換システムに極め
て有効な保持メモリ制御方式が提供される。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例による時分割交換システムを
示すブロック図、 第３図は第２図のシステムの動作説明用波形図、第４図
は従来の時分割交換システムの一例を示すブロック図、 第５図は第４図のシステムの動作説明用波形図である。 １・・・時分割スイッチ、　２・・・保持メモリ、３・
・・制御装置、　　　　４・・・カウンタ、５・・・比
較器。

Claims (1)

【特許請求の範囲】
1. （１）入力ハイウェイと出力ハイウェイの間に接続され
   た時分割スイッチ、 該時分割スイッチの交換動作を制御する交換制御情報を
   格納する保持メモリ、 該保持メモリに対して該交換制御情報の書込み／読出し
   動作を行う制御装置、 該保持メモリから時分割スイッチに該交換制御情報を読
   出すための遂次読出しアドレスを指定するカウンタ、お
   よび 該カウンタの出力と、該制御装置から与えられる、該保
   持メモリの書込み／読出しアドレスとの一致を検出する
   比較器を具備し、 該比較器により一致が検出されたとき、該制御装置から
   与えられる読出し又は書込みの指示に従い、該制御装置
   から与えられる該交換制御情報を該保持メモリに書込み
   、又は該保持メモリから該制御装置に該交換制御情報を
   読出すようにしたことを特徴とする保持メモリ制御方式
   。