JPH01136415A

JPH01136415A - プログラマブル論理回路

Info

Publication number: JPH01136415A
Application number: JP62294113A
Authority: JP
Inventors: Makoto Hayashi; 誠林; Hideo Nakamura; 英夫中村; Terumi Sawase; 沢瀬　照美
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1987-11-24
Filing date: 1987-11-24
Publication date: 1989-05-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、プログラマブル論理回路に係り、特にテスト
機能を持った。電気的にプログラム可能なスイッチ回路
に関する。

〔従来の技術〕

従来、プログラマブル論理装置に用いられている。電気
的にプログラム可能なスイッチ回路については、アイ・
イー・イー・イー、ジャーナルオブ　ソリッド・ステー
ト　サーキツツ、ニス・シー２１．ナンバー５　（１９
８６年１０月）第７６６頁から第７４４頁（ＩＥＥＥ　
Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−Ｓｔａｔｅ　Ｃ１
ｒｃｕｉｔｓ、５Ｃ−２１、＆５　（１９８６゜１０）
ＰＰ７６６−７７４）において論じられている。この従
来例では、ＭＯＳスイッチを制御するビットメモリ回路
を、２つのＣＭＯＳインバータ回路の入力と出力を互い
に接続したフリップフロップ回路と前記２つのインバー
タのうちの一方のインバータのｎ　Ｍ　ＯＳ　トランジ
スタと並列に接続した。電気的にプログラム可能なＭｏ
Ｓトランジスタにより構成されている。この従来例によ
るビットメモリ回路は、０Ｍ０８回路により構成されて
いるため、定常状態においては原理的に電力を消費しな
いという特徴がある。

〔発明が解決しようとする問題点〕

上記従来技術は、電気的にプログラム可能なＭＯＳトラ
ンジスタにプログラムされている情報を検査したり、ビ
ットメモリ回路が正常に動作しているかどうかを検査す
る手段について、配慮がされていない、一般に、半導体
集積回路は、１つの半導体基体内に集積される素子数が
１０Ｂ個程度になりつつある。従がってプログラム可能
な素子を含んだ半導体集積回路を高い信頼度で供給する
ためには、その中に含まれる各々の回路およびプログラ
ム可能な素子を検査する手段が必要である。

本発明の目的は、電気的にプログラム可能な素子にプロ
グラムされている情報、およびビットメモリ回路が正常
に動作するかどうかを互いに独立に検査する手段を、ビ
ットメモリ回路に設けることにある。

【問題点を解決するための手段〕

上記目的は、ビットメモリ回路内で、ｌ！電気的プログ
ラム可能な素子の情報により電圧が変化する接続点にＭ
ＯＳ）−ランジスタによるトランスファゲートを介して
、テスト出力端子を設けろこと、および電気的にプログ
ラム可能な素子を制御素子を介して、スイッチ素子を駆
動する相補型ＭＯＳ回路によるインバータの入力に接続
すること、および、前記インバータの出力を論理反転回
路を通して前記インバータの入力に帰還させることによ
り達成される。

〔作用］ビシトメモリ回路内の電気的にプログラム可能な素子の
情報により、その電圧が変化する接続点とテスト出力端
子の間に設けられたＭＯＳトランジスタによるトランス
ノアゲートは、他のビットメモリ回路のテスト出力端子
が共通に接続されるテスト出力ラインに、選択されたビ
ットメモリ回路だけを接続するために用いる。これによ
って、多数のビットメモリ回路またはそこに含まれるプ
ログラム可能な素子の情報をそれよりも少ない数のテス
ト出力ラインにより時間ｖ１的に検査できるようになる
。

また、電気的にプログラム可能な素子と、スイッチ素子
を駆動する相補型ＭＯ５回路によるインバータの入力と
の間に設けられた制御素子は、テスト時に電気的にプロ
グラム可能な素子をビットメモリ回路から電気的に分離
するために用いることができる。これによって、電気的
にプログラム可能な素子とビットメモリ回路とを独立に
テスト可能となる。

さらに、前記インバータの出力を論理反転回路を通して
前記インバータの入力に帰還させることにより、ビット
メモリ回路テスト時のテストデータ入力端子とテスト出
力端子を共通にすることができる。

〔実施例〕

以下、本発明の詳細な説明する。第１図は本発明による
プログラマブル論理回路に用いるビットメモリ回路の第
１の実施例である。このビットメモリ回路５１は、ｎ形
スイッチＭＯＳＩＯを制御するスイッチ制御出力端子９
７、これに９ＭＯｓトランジスタ２１、ｎＭＯｓトラン
ジスタ１１により構成される相補型ＭＯＳ回路によるイ
ンバータ４０の出力が接続されている。また、このイン
バータ４０の入力に高耐圧ｎＭＯｓトランジスタによる
制御素子１２を介して、電気的消去可能なＥ２Ｐ素子３
１のドレインが接続され、そのソースはＶｓ端子９１に
ゲートはＶａ端子９２に接続され、前記制御索子１２の
ゲートはｖｃ端子に接続されている６さらに、前記イン
バータ４０の入力は、ｎＭＯｓトランジスタ１３を介し
てデータ入出力端子９４に接続され、眞記ｎＭＯｓトラ
ンジスタ１３のゲートはＶｎ↑端子９５に接続されてい
る。また、前記インバータ４０の出方はＰＭＯＳトラン
ジスタ２２により論理反転され、先のインバータの入力
に帰還されている。この他に、電源端子９６および接地
端子９８がある。

次に本実施例によるビットメモリ回路の動作を説明する
。電気的消去可能なＥ”Ｐ　素子３１は、初期状態では
、そのしきい値ＶＴＲが０〜１ｖである。プログラムは
Ｅ”Ｐ　素子３１のソースをＯｖとし、ゲートを１０〜
２０Ｖ、ドレインを５ｖとすることにより行なわれ、こ
の時ＶＴＲは５Ｖ以上となる。また、消去は、ドレイン
を開放とし、ゲートをＯＶとし、ソースに１０〜２０Ｖ
を印加することによって行なわれる。

ビットメモリ回路５１において、読出状態では電源電圧
を印加すると同時に各端子には第３図に示す電圧を与え
る。Ｅ”Ｐ　素子３１のＶＴＨが低い場合、Ｖａ端子は
５ｖであるので、導通状態となり、制御素子１２もＶｃ
端子が２Ｖであるので導通状態となり、インバータ４０
の入力は低電位となる。すると、インバータ４０の出力
すなわちスイッチ制御出力端子９７は高電位となり、ｎ
形スイッチＭＯＳＩＯは導通状態となり、配線８１と配
線８２を接続状態にする。この時、９ＭＯｓトランジス
タ２２は非導通状態であるので、Ｅ”Ｐ素子３１には定
常的な電流は流匙ない。一方、Ｅ”Ｐ素子３１のＶＴＨ
が高い場合、非導通状態となり、インバータ４０の入力
は高電位となる。すると、インバータ４０の出力すなわ
ちスイッチ制御出力端子９７は低電位となり、ｎ形スイ
ッチＭＯＳＩＯは非導通状態となり、配線８１と配線８
２を非接続状態にする。この時、ｐＭＯＳｈランジスタ
２２は導通状態となり、インバータ４０の入力を高電位
に保つ働きをする。また読出状態の間はＶＤＴはＯｖで
あり、ｎ　Ｍ　ＯＳ　トランジスタ１３は非導通状態で
ある。このように、ビットメモリ回路４１は、読出状態
では、Ｅ”Ｐ　素子３１のプログラム状態に応じて、配
線８１と配線８２の接続、非接続を制御する。この時、
定常状態では原理的に電流が流れないという特徴がある
。

消去状態では各端子には第３図に示す電圧を与える。こ
の時、ＶＣ端子９３はＯｖであり、高耐圧ｎ　Ｍ　ＯＳ
　トランジスタによる制御索子１２は非導通状態であり
、Ｅ２Ｐ　素子３゛１をビットメモリ回路から分離する
とともに、ビットメモリ回路に高電圧がかかるのを阻止
する働きをする。また、Ｖａ端子９２はＯＶ、Ｖｓ端子
９１はＶｐ＝１０〜２０Ｖが印加されるので、Ｅ”Ｐ　
素子３１の情報は消去され、ＶＴＩＩはＯ〜１■となる
。

プログラムデータを書き換える場合は、前述した方法に
より一旦消去してからプログラムを行なうことにより実
行される。プログラム状態では、各端子には第３図に示
す電圧を与える。Ｖｃ端子９３は５ｖであり、Ｖａ端子
９２はｖＰ＝１０〜２０Ｖであるので制御素子１２およ
びＥ”Ｐ　素子３１は導通状態である。この時、導通状
態となっているｎ　Ｍ　ＯＳ　トランジスタ１３を介し
てデータ入出力端子９４に５ｖを印加すると、Ｅ２Ｐ索
子３１に電流が流れ書込み状態となりそのＶＴＲが５Ｖ
以上となる。一方、データ入出力端子９５を０■とする
と、Ｅ”Ｐ　素子３１には電流が流れず書込みは起こら
ないので、そのｖＴＨはＯ〜１ｖのままである。このよ
うにして、データ入出力端子９４の電圧に応じて、Ｅ”
Ｐ　素子３１をプログラムできる。

テスト状態では、各端子には第３図に示す電圧を与える
。まず、Ｅ”Ｐ　素子３１にはプログラムされている情
報をテストする場合は、−旦前述の読出状態とし、その
後、ＶｏＴ端子９５に５ｖを印加することにより、ｎ　
Ｍ　ＯＳ　トランジスタ１３を導通状態としインバータ
４０の入力の電圧をデータ入出力端子９４から取り出す
ことにより行なう。

第４図はこのＥ”Ｐ　テスト時のタイミングチャートで
ある。

一方、ビットメモリ回路５１のテストを行なう場合は、
Ｖｃ端子９３をＯｖとして、Ｅ”Ｐ素子３１をビットメ
モリ回路５１から分離する。そこで、ＶＤＴ端子９５に
５ｖを印加しデータ入出力端子９４から５ｖまたはＯｖ
のデータを入力する。

すると、インバータ４０とｐＭＯＳトランジシスタ２２
によるラッチ回路によりそのデータが保持される。その
後、−旦ＶＤＴ端子９５をＯｖとした後、再びＶＤＴ端
子９５を５ｖとし、保持されているデータをデータ入出
力端子９４から検出する。

検出方法は、ｐＭＯｓランジスタ２２が導通か非導通か
に応じて、データ入出力端子９４から電流が流し出せる
かどうかを検出すれば良い。

本実施例によれば、電気的にプログラム可能な素子をＥ
”Ｐ　素子３１により構成しているため、プログラム変
更が回路組込状態で可能である。また本回路を含むＬＳ
Ｉのパッケージは石英ガラスの窓を必要とせず、安価な
プラスティックパッケージで良い、また、本実施例のビ
ットメモリ回路は素子数が６素子と少ない。さらに、読
出し状態の定常状態では原理的に電力を消費しないとい
う特徴がある。

次に１本発明による第２の実施例について説明する。第
２図は本発明によるプログラマブル論理回路に用いるビ
ットメモリ回路の第２の実施例である。このビットメモ
リ回路５２において、インバータ４１．４２は第１図で
示した相補型ＭＯＳ回路によるインバータ４０と同じ回
路である。そして、インバータ４１のＰＭＯＳのゲート
長とゲート幅の比Ｗ／Ｌはインバータ４２のＰＭＯＳの
Ｗ／Ｌより小さくなっており、また、インバータ４１の
ｎＭＯＳのＷ／Ｌはインバータ４２のｎＭＯ５のＷ／Ｌ
より大きくなっている。

このため、読出状態において、ＥｚＰ素子３２が非導通
状態にプログラムされている場合、１ｆ！源オンとなっ
た時に、スイッチ制御出力端子９７が自動的に低電位と
なる。

また、第１＠のビットメモリ回路５１に比べ、ｐＭＯＳ
トランジスタ２２により行っていた論理反転をインバー
タ４２により行なっており、インバータ４１とともに完
全なラッチ回路を構成している。さらに、データ入出力
端子９４がスイッチ制御出力端子９７からｎ　Ｍ　ＯＳ
　トランジスタ１４を介して接続されている点が、第１
図のビットメモリ回路５１と異っている。他の部分は第
１図のビットメモリ回路５１と同様である。従って、そ
の動作はプログラム状態において、データ入出力端子９
４に与えるデータとＥ２Ｐ索子３２にプログラムされる
状態との関係が、第１図のビットメモリ回路５１の場合
と逆になること、およびテスト状態において、Ｅ”Ｐ　
素子３２にプログラムされている状態とデータ入出力端
子９４に現われるデータとの関係が逆になることを除け
ば、第１図のビットメモリ回路５１の動作と同じである
ので。

詳細の記述は省略する。

本実施例によれば、インバータ４１と４２によって完全
なラッチ回路が構成されているので、プログラム状態に
おいて、あらかじめ複数のビットメモリ回路５２に書込
みデータをラッチしておくことにより、１回のプログラ
ムサイクルで同時にＥ”Ｐ　素子３２に書込みを行なう
ことが可能となる。

次に本発明によるビットメモリ回路によるプログラマブ
ル論理回路の実施例について第５図を用いて説明する。

このプログラマブル論理回路は。

横方向に走る１本の配線１０１，１０２と縦方向″に走
るｍ本の配８１０３．１０４から成り、それぞれの配線
の交点にはｎ形スイッチＭＯＳＩＯがある。各々のｎ形
スイッチＭＯＳはビットメモリ回路５３〜５６により制
御される。このビットメモリ回路５３〜５６は、第１図
あるいは第２図のビットメモリ回路５１あるいは５２の
いずれかである。横方向に並んだビットメモリ回路５３
゜５４　（１）　ＶＤＴ端子９５、Ｖｃ端子９３、Ｖａ
端子９２は互いに共通に接続され、各々のゲートが共通
に接続されデコーダ６２の出力に接続されているトラン
スファＭＯＳトランジスタ７１〜７３を介して制御回路
６４のＶＤＴ出力１２５、Ｖｃ出力１２３、Ｖａ１２２
　出力に接続されている。

また、縦方向に並んだビットメモリ回路５３゜５５のデ
ータ入出力端子９４はデータ入出カライン１０５に共通
に接続されてデータラッチ６３に接続されている。また
、各ビットメモリ回路のｖｓ端子９１はすべて共通に接
続されて制御回路６４のＶｓ出力１２１に接続されてい
る。制御回路６４には制御信号１１３と１０〜２０Ｖの
高電圧１１４が接続されている。デコーダ回路６２には
アドレスラッチ６１を介してアドレス信号ｌｌｌが加え
られる。データラッチ６３には制御信号１１３とＶＤＴ
出力１２５が与えられ、その状態に応じてデータ入力あ
るいはテスト出力が行なわれる。

次に本実施例の動作を説明する。制御回路６４は制御信
号１１３に応じてＶＤＴ出力１２５、Ｖｃ出力１２３、
ＶＧ出力］−２２，Ｖｓ出力１２１　に第３図に示した
電圧を発生させる。続出状態では、各ビットメモリ回路
５３〜５６はデータ入出カライン１０５〜１０６と分離
され、各ビットメモリ回路５３〜５６のＥ”Ｐ　素子３
１または３２のプログラム状態に応じて、各々のｎ形ス
イッチＭＯＳ１０を制御し、各々の配線の交点を接続あ
るいは非接続状態に設定する。プログラム状１なでは、
アドレス信号１１１によって選択された行のビットメモ
リ回路のデータ入出力端子にデータラッチからプログラ
ムデータが与えられ、行ごとのプログラムが行なわれる
。消去状態では、制御回路６４の指示によりすべてのビ
ットメモリのＥ２Ｐ　素子３１または３２を同時に消去
する。テスト状態では、アドレス信号１１１により選択
された行のビットメモリ回路からデータ入出カライン１
０５〜１０６を介してデータラッチ６３にテストデータ
が出力される。この時、各ビットメモリ回路のＶｃ端子
９３を制御することにより、Ｅ”Ｐ　索子３１または３
２のプログラム状態とビットメモリ回路５３〜５４とを
独立にテストすることができる。

ここで述べた実施例では、電気的にプログラム可能な素
子としてＥ”Ｐ　素子を用いたが、この代りに、紫外線
照射により消去するＥＰ索子や、１回のみのプログラム
可能なヒユーズ素子を用いても、本発明の範囲内である
ことは明らかである。

また１本実施例では、プログラマブル論理回路として配
線が格子状のスイッチマトリックス回路を示したが、各
ビットメモリ回路が、互いに独立な２つの配線間の接続
を制御する様な回路においても、本発明の範囲内である
ことは明らかである。

〔発明の効果〕

本発明によれば、ビットメモリ回路を相補型ＭＯＳ回路
で橋成し、最も長時間使われる読出状態において、電気
的にプログラム可能な素子に電流を流さないで用いてい
るので定常状態ではビットメモリ回路ではリーク電流程
度しか電流は流れないにの値は、ビットメモリ回路を１
０番個用いたプログラマブル論理ＬＳＩにおいても５０
μＷ程度である。

また、本発明によるビットメモリ回路では、電気的にプ
ログラム可能な素子とビットメモリ回路を独立にテスト
できる。このため、本回路を用いることによりプログラ
マブル論理ＬＳＩの検査をより完全に行なうことが可能
となり、このようなテスト回路を持たないＬＳＩに比べ
、不良率を約１７２以下に低減することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のビットメモリ回路の回
路図、第２図は第２の実施例のビットメモリ回路の回路
図、第３図は第１の実施例のビツトメモリ回路の各端子
の電圧状態の説明図、第４図は第１の実施例のビットメ
モリ回路のテスト時のタイミングチャート、第５図は本
発明によるプログラム論理回路の一実施例の構成図であ
る。１０−　ｎ形スイッチＭＯＳ，１１，１３，１４・・・
ｎＭＯＳトランジスタ、１２．１５・・・制御素子、２
１．２２・・・ＰＭＯＳトランジスタ、３１．３２・・
・Ｅ２Ｐ　素子、４０〜４２・・・インバータ、５１〜
５６・・・ビットメモリ回路、６１・・・アドレスラッ
チ。６２・・・アドレスデコーダ、６３・・・データラッチ
。６４・・・制御回路、７１〜７６・・・トランスファＭ
ＯＳトランジスタ、８１．８２・・・配線、９１・・・
Ｖｓ端子、９２・・・Ｖａ端子、９３・・・Ｖｃ端子、
９４・・・データ入出力端子、９５・・・ＶＤＴ端子、
９６・・・電源端子、９７・・・スイッチ制御出力端子
、９８・・・接地端子、９９・・・ＶＤ端子、１０１，
１０２・・・横方向配線、１０３．１０４・・・縦方向
配線、１０５，１０６・・・データ入出カライン、１１
１・・・アドレス信号、１１２・・・データ入出力、１
１３・・・制御信号、１１４・・・高電圧、１２１・・
・Ｖａ高出力１２２・・・Ｖａ高出力１２３−Ｖｃ高出
力１２５−　ＶＤＴ出力。　　　　　　′−〕）代理人
　弁理士　小川勝馬　＝、′ 躬　ｌ　凹Ｃ／ざ第　２　図躬　３　ｚ男斗図時闇

Claims

【特許請求の範囲】１、２つの導体線路の接続、非接続を行なうスイッチ素
子と、前記スイッチ素子を制御するビットメモリ回路と
を少なくとも１個以上含む半導体集積回路において、前
記ビットメモリ回路に少なくとも１個以上の、電気的に
プログラム可能な素子を含むことを特徴とするプログラ
マブル論理回路。２、前記スイッチ素子がＭＯＳ型半導体素子によつて構
成されていることを特徴とする、第１項記載のプログラ
マブル論理回路。３、前記ビットメモリ回路に前記電気的にプログラマブ
ル可能な素子をプログラムするための制御端子を少なく
とも１個以上備え、かつ、プログラムしようとする状態
を与えるためのデータ入力端子を備えたことを特徴とす
る、第１項記載のプログラマブル論理回路。４、前記ビットメモリ回路において、前記電気的にプロ
グラマブル可能な素子のプログラムされている状態を検
出するためのテスト回路と検出された信号を出力するた
めのテスト出力端子とを備えた、第１項記載のプログラ
マブル論理回路。５、前記ビットメモリ回路において、前記データ入力端
子と前記テスト出力端子とを共通にしたことを特徴とす
る、第１項記載のプログラマブル論理回路。６、前記ビットメモリ回路において、前記スイッチ素子
を相補型ＭＯＳ回路のインバータ回路によつて駆動する
とともに、前記インバータ回路の出力を論理反転回路を
通して前記インバータ回路の入力に帰環させたことを特
徴とする、第１項記載のプログラマブル論理回路。７、前記ビットメモリ回路において、前記インバータ回
路の入力に、前記電気的にプログラム可能な素子を、制
御素子を介して接続されていることを特徴とする、第１
項記載のプログラマブル論理回路。８、前記電気的にプログラム可能な素子がフローティン
グゲート型ＭＯＳ半導体素子により構成され、前記制御
素子がＭＯＳ型半導体素子により構成されていることを
特徴とする、第１項記載のプログラマブル論理回路。