JPH0679440B2

JPH0679440B2 - 不揮発性半導体記憶装置

Info

Publication number: JPH0679440B2
Application number: JP2069721A
Authority: JP
Inventors: 滋渥美
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1990-03-22
Filing date: 1990-03-22
Publication date: 1994-10-05
Anticipated expiration: 2009-10-05
Also published as: JPH03272100A; US5243569A; EP0448118A2; EP0448118A3

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、不揮発性半導体記憶装置に係り、特にEPROM
のストレステスト回路に関する。

（従来の技術）紫外線によりデータの消去が行なえ、データの再書込み
が可能な読み出し専用メモリはEPROMとしてよく知られ
ている。このようなEPROMでメモリセルとして使用され
る不揮発性トランジスタの概略的な断面構造を第３図に
示している。このトランジスタは、例えばＮチャネルの
場合であり、ｐ型の半導体基板31の表面にはn⁺型の拡散
領域からなるソース32およびドレイン33が設けられてい
る。そして、このソース32とドレイン33との間のチャネ
ル領域34上には第１ゲート絶縁膜35を介して浮遊ゲート
36が設けられ、さらに、この浮遊ゲート36上には第２ゲ
ート絶縁膜37を介して制御ゲート38が設けられている。

このような構造のメモリセルでデータの書込みを行う場
合には、ドレイン33および制御ゲート38に高電位Vppを
印加する。なお、ソースは接地電位Vssに固定してお
く。高電圧Vppが印加されると、チャネル領域34のドレ
イン近傍に高電界が加えられてチャネルホットエレクト
ロンが発生する。この電子は、制御ゲート38に印加され
た高電位Vppによる高電界により浮遊ゲート36に注入さ
れ、これによりデータの書込みが行われる。

電子が浮遊ゲート36に注入された結果、浮遊ゲート36の
ポテンシャルが低下し、書込みを行う前に比べて制御ゲ
ート38に一層高い電位を印加しないと、チャネル領域34
に導電チャネルが形成されなくなる。即ち、制御ゲート
38からみたメモリセルの閾値電圧（以下、V_THCELLと記
す。）が上昇する。このV_THCELLは、メモリセルの書込
み後に電源電位Vccまで達することもある。この結果、
データの読み出し時に、選択されたメモリセルでは、デ
ータの書込み／非書込みに応じて、流れる電流が多い／
少ない、あるいは、電流が流れる／流れないというよう
に異なった状態が発生する。そして、このメモリセル電
流の差を検出することにより、データの“1"/“0"を判
定するようにしている。また、前記V_THCELLのシフト量
はVccmaxに反映し、V_THCELLが上がる程、Vccmaxも上が
る。このVccmaxとは、ある閾値電圧の下でメモリセルの
データが“0"レベルであると判定できる最大の電源電圧
である。

第４図は、第３図に示したような構造を持つメモリセル
を採用したEPROMの概略的な回路構成を示している。な
お、ここでは、説明を簡単にするために、メモリセルは
M1〜M4の４個のみが示されている。図において、WL1お
よびWL2はワード線、BL1およびBL2はビット線、41およ
び42は列選択用トランジスタ、43はワード線WL1およびW
L2を選択する行デコーダ、44は列選択用トランジスタ41
および42を選択駆動する列デコーダである。そして、列
選択用トランジスタ41および42の一端には、データ書込
み用負荷として書込み用トランジスタ45が接続されてい
る。なお、図示しないが、上記列選択用トランジスタ41
および42の一端には、通常のデータ読み出しのための読
み出し用負荷回路が接続されている。

このようなEPROMにおいて、４個のメモリセルはM1〜M4
それぞれは、それ自体が選択されていなくとも、その制
御ゲートまたはドレインに高電位Vppが印加されること
がある。即ち、いま、１つのメモリセルM1が選択されて
いる状態の時には、ワード線WL1とビット線BL1とがそれ
ぞれ高電位Vppにされている。この時、メモリセルM2、M
3は、非選択状態ではあるが、M3のドレインおよびM2の
制御ゲートにはそれそれ高電位Vppが印加されている。

このようなEPROMにおいては、ドレインに高電位が印加
されているメモリセルM3が問題になる。このメモリセル
M3の状態は、１つのビット線に接続されているメモリセ
ルの個数がＮ個の場合には、（Ｎ−１）回起こり得る。

EPROMの信頼性を評価する上でしばしば問題となるの
は、メモリセルのドレインに電位的ストレスが加えられ
る時のデータの保持特性である。EPROMでは、メモリセ
ルの製造工程の途中に後酸化膜の形成工程がある。この
後酸化膜の形成工程とは、前記した第３図のような構造
のメモリセルの製造工程において、浮遊ゲート36および
制御ゲート38からなるゲート構造を形成した後に、ソー
ス32、ドレイン33を拡散により形成し、さらに、この
後、特に良質の後酸化膜を形成する工程である。このよ
うな後酸化膜の形成により、メモリセルの信頼性が大幅
に向上する。即ち、データの書込みにより浮遊ゲート36
に蓄えられた電子は、この後酸化膜によるポテンシャル
の障壁によって囲まれていることになる。そして、この
後酸化膜が良質である程、その障壁が高く、多少の電界
が加えられても電子は浮遊ゲート36から抜け出すことは
ない。

ところが、製造プロセス上の何等かの原因で、この後酸
化膜の膜質が十分に良質でないと、上記のようなことが
らは成り立たなくなる。この時、データの書込みが行わ
れたメモリセルの制御ゲート38が接地電位Vss（0V）に
され、ドレインに高電位Vppが印加される（このような
状態は、書込み時に選択されているメモリセルのドレイ
ンにそのドレインが接続されているメモリセルで起こ
る）と、浮遊ゲート36とドレイン33との間に高電界が加
わることになる。この時、膜質の悪い後酸化膜に電位的
なストレスが加えられることになり、最悪の場合には浮
遊ゲート36から電子が抜け出してしまう。この結果、一
度、データの書込みが行われて上がっていたV
_THCELLが、再び下がってしまうおそれがある。つまり、
一度書込まれていたデータが消えてしまうことがあり得
る。

このため、メモリセルのドレイン側のデータ保持特性を
知るための信頼性試験が必要となる。この試験は、従
来、次のような順序で行われている。

全てのメモリセルにデータを書込む。

Vccmaxを測定する。

１つのメモリセルにデータを書込み、同一ビット線
に接続されている他のメモリセルについては、ドレイン
にのみ電位的なストレスが受け続けるようにする。

再び、Vccmaxを測定する。

前記のステップで測定されたVccmaxと上記のス
テップで測定されたVccmaxとを比較する。

ここで、のステップにおいて、比較される両方のVccm
axが等しい場合には、浮遊ゲート36から電子が抜け出し
ておらず、後酸化膜は良好な状態で形成されているとい
える。

ところで、上記のような試験は、選択されたビット線に
接続されたメモリセルに対してのみ行うことができる。
従って、全てのメモリセルのドレインに電位的なストレ
スを加えるためには、全てのビット線について上記のよ
うな試験を行う必要がある。この回数は、列アドレスが
ｎビットの場合に2ⁿ回となり、単純に上記のような試験
を各ビット線について行おうとすると、試験に要する時
間が極めて長くなってしまう。

そこで、従来は、上記のような試験に要する時間の短縮
化を図るため、EPROM内にドレインストレステスト機能
を備えるようにしている。このドレインストレステスト
機能は、上記のようなデータ保持特性を知るための信頼
性試験の際に全ての列選択用トランジスタをオンさせて
全てのメモリセルのドレインに書込み用の高電位Vppが
同時に印加されるように、前記行デコーダ43および列デ
コーダ44を制御するものである。そして、このような機
能は、信頼性試験と通常動作とを切替えるための切替信
号を発生する回路、全てのワード線を非選択状態に設定
する回路、全ての列選択用トランジスタをオンさせる回
路などにより実現されている。

第５図は、上記のようなドレインストレステスト機能の
切替信号を発生する回路の一例として三値制御回路を示
している。図において、51は１つの外部入力端子（例え
ばあるアドレス入力端子）であり、このアドレス入力端
子51と接地電位Vssとの間には、２個のＰチャネルMOSト
ランジスタ52、53および１個のＮチャネルMOSトランジ
スタ54が直列に接続されている。そして、上記トランジ
スタ52はゲート・ドレイン相互が接続され、トランジス
タ53、54のゲートには電源電位Vccが供給されている。
また、トランジスタ53および54の直列接続点には、２段
のインバータ55、56が接続されている。

このような三値制御回路において、上記アドレス入力端
子51に通常の“H"レベル（Vcc）や“L"レベル（Vss）の
電位が印加される場合、トランジスタ52はオフ状態とな
り、インバータ55の入力端子の電位はオン状態のトラン
ジスタ54により“L"に設定される。このため、インバー
タ56から出力されるドレインストレステスト信号TEST1
は“L"（非活性状態）になる。

他方、上記アドレス入力端子51に電源電位Vccよりはる
かに高い制御電圧、Vcc＋2V_THP（ここで、V_THPはＰチャ
ネルMOSトランジスタの閾値電圧）以上の電圧が印加さ
れた場合、トランジスタ52がオンしてインバータ55の入
力端子の電位がVcc以上となり、インバータ56から出力
されるドレインストレステスト信号TEST1は“H"（活性
状態）になる。

第６図は、上記のようなドレインストレステスト機能を
達成する列アドレスバッファ回路の１ビット分の構成を
示している。通常、この列アドレスバッファ回路は、入
力された列アドレス信号Aiから、この信号Aiと同相の信
号Ai＊および逆相の信号を形成して前記列デコーダ44に出力するものである。と
ころが、ドレインストレステスト信号TEST1が“H"にさ
れる信頼性試験の場合には、どのような列アドレス信号
が入力されても列デコーダ出力が全て“H"となるような
制御を行う必要がある。そこで、この列アドレスバッフ
ァ回路では、図示するように、入力された列アドレス信
号Aiを反転するインバータ61の前段にノアゲート62を挿
入し、このノアゲート62にドレインストレステスト信号
TEST1を入力すると共に、入力された列アドレス信号Ai
を二回反転する二段のインバータ63および64の中間にノ
アゲート65を挿入し、このノアゲート65にもドレインス
トレステスト信号TEST1を入力するようにしている。

このような列アドレスバッファ回路において、ドレイン
ストレステスト信号TEST1が“L"にされている通常動作
の時には、ノアゲート62および65はそれぞれ単なるイン
バータとして動作するので、入力された列アドレス信号
Aiと同相の信号Ai＊および逆相の信号が形成される。これに対して、ドレインストレステスト
信号TEST1が“H"にされる信頼性試験の時には、ノアゲ
ート62および65の出力はそれぞれ入力された列アドレス
信号Aiとは無関係に“L"にされるので、出力される列ア
ドレス信号Ai＊およびは共に“H"にされる。

第７図は、上記のようなドレインストレステスト機能を
達成する行デコーダ43の１つのワード線を駆動する部分
デコーダの構成を示している。通常、この部分デコーダ
は、入力された複数ビットの行アドレス信号のみに基ず
いて対応するワード線を選択駆動するものである。とこ
ろが、ドレインストレステスト信号TEST1が“H"にされ
る信頼性試験の時には、どのような行アドレス信号が入
力されても、対応するワード線を選択駆動しない、即
ち、ワード線に“L"の信号を出力するような制御を行う
必要がある。そこで、この部分デコーダでは、図示しな
い行アドレスバッファ回路から出力される複数ビットの
行アドレス信号が入力されるナンドゲート71の１つの入
力端子にインバータ72を介してドレインストレステスト
信号TEST1を入力し、このナンドゲート71の出力信号を
反転するインバータ73の出力により対応するワード線を
駆動するようにしている。

このような部分デコーダにおいて、ドレインストレステ
スト信号TEST1が“H"にされる信頼性試験の時には、イ
ンバータ72の出力信号が“L"にされ、これにより、ナン
ドゲート71の出力信号が行アドレス信号とは無関係に
“H"にされ、さらに、インバータ73の出力信号が“L"に
される。このため、ワード線は入力された行アドレス信
号とは無関係に非選択状態にされる。

上記したようなドレインストレステスト機能を使用する
ことにより、前記した第４図の回路中の全ての列選択用
トランジスタ41、42がオンする。この時、書込みデータ
入力を書込み状態にして書込み用トランジスタ45のゲー
トに高電位Vppの書込み電圧（ほぼ12.5V）を印加して書
込み用トランジスタ45をオンさせることにより、全ての
ビット線BL1、BL2は高電位Vppにほぼ近い電位に設定さ
れる。他方、全てのワード線WL1、WL2は非選択状態、即
ち、それぞれの電位が0Vに設定されている。これによ
り、全てのメモリセルM1〜M4のドレインには電位的なス
トレスが同時に加えられることになる。

従って、このようなドレインストレステスト機能を使用
することにより、メモリセルのドレインに電位的なスト
レスを加えるのに要する時間が従来の1/2ⁿで済み、テス
ト時間の大幅な短縮化が達成される。

第８図は、EPROMにおける書込みデータ入力回路の一例
を示している。書込みイネーブル信号▲▼が活性状
態（本例では“L"）の時に、１つの外部入力端子（例え
ば入／出力ピン）81から入力される書込みデータ入力Di
nがノアゲート82、インバータ83、電圧変換回路84を介
して書込み用トランジスタ45のゲートに与えられ、書込
みデータ入力Dinの書込み状態（“L"）／非書込み状態
（“H"）に対応してVpp電圧/0Vが上記書込み用トランジ
スタ45のゲートに与えられる。

上記電圧変換回路84は、Vcc系の信号をVpp系にレベルシ
フトするためのものであり、図示のように、Ｎチャネル
MOSトランジスタ85、86と、ＰチャネルMOSトランジスタ
87、88が接続されている。いま、前記インバータ83の出
力が“L"になると、トランジスタ87および85を介して高
電位Vppから電流が流れ出す。この電流により、トラン
ジスタ88のゲート電位が上昇し、これがVpp−Vthp（Vth
pはＰチャネルMOSトランジスタの閾値電圧）に到達する
までトランジスタ88がオンになる。このトランジスタ88
がオンしている時、高電位Vppにより出力ノード89が充
電される。そして、出力ノード89の電位がVpp−Vthpに
到達すると、トランジスタ87がオフになる。この時に
は、トランジスタ88もオフにされており、高電位Vppか
らの電流流出経路がなくなる。これに対して、前記イン
バータ83の出力が“H"になると、トランジスタ86がオン
し、出力ノード89が放電される。

一方、上記したようなメモリセルのドレインに電位的ス
トレスが加えられる時のデータの保持特性の信頼性試験
とは別に、メモリセルの制御ゲート38に電位的ストレス
が加えられる時のデータの保持特性の信頼性試験を行う
必要がある。即ち、データの書込み時に、選択セルと同
じワード線に接続されているがビット線は選択されてい
ない非選択セルを考える。この非選択セルが書込み状態
であると、その浮遊ゲート36には電子が注入されてお
り、浮遊ゲート36のポテンシャルは下がっているので、
この状態でワード線のみが選択されると、制御ゲート38
と浮遊ゲート36との間に高電界が加わることになる。こ
こで、もし、第２ゲート絶縁膜37の膜質が悪いと、この
第２ゲート絶縁膜37を通って浮遊ゲート36から電子が抜
け出してしまい、データの書込み量ΔV_THCELLが低下す
るという不良モードを招くおそれがあるので、第２ゲー
ト絶縁膜37の信頼性を試験する必要がある。この場合、
全てのメモリセルM1〜M4の制御ゲート38に電位的なスト
レスを加えるためには、全てのワード線WL1、WL2につい
て上記のような試験を行う必要があり、単純に各ワード
線毎に試験を行おうとすると、試験に要する時間が極め
て長くなってしまう。

そこで、従来、上記のような試験に要する時間の短縮化
を図るため、EPROM内にゲートストレステスト機能を備
えるようにしている。このゲートストレステスト機能、
全てのワード線WL1、WL2を選択状態、全ての列選択用ト
ランジスタ41、42を選択状態、書込み用トランジスタ45
をオフ状態にして全てのメモリセルM1〜M4のドレインを
0Vに設定することにより、全てのメモリセルM1〜M4の制
御ゲート38に電位的なストレスを同時に印加するように
制御するものである。このゲートストレステストのテス
トモード選択、テストシーケンスは、書込み用トランジ
スタ45をオフさせるように書込みデータ入力Dinを非書
込み状態にしておくこと以外は、前述したドレインスト
レステストの場合と全く同様である。

即ち、ドレインストレステスト／ゲートストレステスト
の場合に対応して、書込みデータ入力Dinを“L"/“H"に
してVpp電圧/0Vを上記書込み用トランジスタ45のゲート
に与え、書込み用トランジスタ45をオン／オフ状態にし
なければならない。

また、前記したようなドレインストレステスト機能は、
列選択用トランジスタ41、42のゲート絶縁膜のストレス
テストにも使用することができる。即ち、ドレインスト
レステストの場合に、全ての列選択用トランジスタ41、
42をオン状態にする必要があるためにそれぞれのゲート
には高電位Vppが与えられるが、書込みデータ入力Dinを
“H"にすると、書込み用トランジスタ45はゲートに0Vが
与えられてオフ状態になり、全ての列選択用トランジス
タ41、42のドレインが0Vに設定されるので、それぞれの
ゲート絶縁膜に電位的なストレスをかけることができ
る。このように、書込みデータ入力Dinを反転させるこ
とにより、ドレインストレステストおよび列選択ストレ
ステストを選択的に行うことが可能になる。

また、前記したようなゲートストレステストおよび上記
したような列選択ストレステストは、書込みデータ入力
Dinを“H"にする点で共通であるので、全てのワード線W
L1、WL2を選択状態にすることにより、これらの２つの
テストを同時に行うことも可能である。

ところで、最近の技術の流れとして、他のメモリと同様
に、EPROM分野でも高速化の傾向が大きい。高速のアク
セスタイムを実現するには様々なアプローチの仕方があ
るが、１つの方法として、ディファレンシャル・セル方
式がある。このディファレンシャル・セル方式とは、そ
れぞれ浮遊ゲートを有する２つのセルトランジスタで１
つのメモリセルを構成する２トランジスタセルを用い、
この２つのセルトランジスタに相補的なデータを書込
み、この２つのセルトランジスタからの読み出し電位を
差動増幅器に入力してデータを読み出す方式である。

第９図は、ディファレンシャル・セル方式を用いたEPRO
Mのデータ読み出し系の一例およびデータ書込み系の一
例を示している。データ読み出し系において、ある一群
のメモリセルをそれぞれ構成する２つのセルトランジス
タ（MC1、▲▼）、（MC2、▲▼）、…、
（MCi、▲▼）は相補的なビット線（BL1、▲
▼）、（BL2、▲▼）、…、（BLi、▲
▼）に対応して接続される。そして、一方のビット線
（BL1、BL2、、…、BLi）群は、それぞれ対応して列選
択信号CD1、CD2、…、CDiにより制御される列選択用ト
ランジスタ（CS1、CS2、…、CSi）を介して差動増幅器D
FAの一方の入力端子に共通に接続されている。同様に、
他方のビット線（▲▼、▲▼、…、▲
▼）群は、それぞれ対応して前記列選択信号CD1、CD
2、…、CDiにより制御される列選択用トランジスタ（▲
▼、▲▼、…、▲▼）を介して差動
増幅器DFAの他方の入力端子に共通に接続されている。

また、データ書込み系においては、前記一方の列選択用
トランジスタ（CS1、CS2、…、CSi）群の負荷として書
込み用トランジスタWT1が接続されており、他方の列選
択用トランジスタ（▲▼、▲▼、…、▲
▼）群の負荷として書込み用トランジスタWT2が接
続されている。即ち、これらの書込み用トランジスタWT
1、WT2は、各メモリセルの２つのセルトランジスタにそ
れぞれ対応して設けられている。そして、91は書込みイ
ネーブル信号▲▼および書込みデータ入力Dinが入
力する二入力のノアゲート、92は第１のインバータ、94
は第２のインバータ、93および95はそれぞれ第８図中の
電圧変換回路84と同様の第１の電圧変換回路および第２
の電圧変換回路である。

これにより、書込みイネーブル信号▲▼が活性状態
の時には、書込みデータ入力Dinがノアゲート91、第１
のインバータ92および第１の電圧変換回路93を介して一
方の書込み用トランジスタWT1のゲートに与えられ、同
じく、書込みデータ入力Dinが上記ノアゲート91、上記
第１のインバータ92、第２のインバータ94および第２の
電圧変換回路95を介して他方の書込み用トランジスタWT
2のゲートに与えられるので、各メモリセルの２つのセ
ルトランジスタに相補的なデータが書込まれるようにな
る。

しかし、このようなディファレンシャル・セル方式を用
いた従来のEPROMに、前述したような１トランジスタで
１つのメモリセルを構成するシングルエンド型セル方式
のEPROMにおけるようなストレステスト機構を採用した
場合、ストレステストモードに際して書込みデータ入力
Dinを印加すると、各メモリセルの２つのセルトランジ
スタに対応する２つの書込み用トランジスタWT1、WT2が
相補的に制御される（つまり、書込み用トランジスタの
うちの半分しかオン状態にならない。）ことに起因して
以下に述べるような問題が生じる。

ドレインストレステストあるいは列選択ストレステ
ストの場合には、全ての書込み用トランジスタをオンあ
るいはオフ状態にする必要があるが、書込みデータ入力
Dinを“L"あるいは“H"にすると、２つの書込み用トラ
ンジスタWT1、WT2の一方がオン、他方がオフ状態になる
ので、このオン状態の書込み用トランジスタに接続され
ている一方のビット線群に接続されているメモリセル群
のドレインにはストレスが印加されるが、オフ状態の書
込み用トランジスタに接続されている他方のビット線群
に接続されているメモリセル群のドレインにはストレス
が印加されなくなる。そこで、この他方のビット線群に
接続されているメモリセル群のドレインにストレスを印
加するためには、書込みデータ入力Dinを“H"に反転さ
せる必要があり、１トランジスタ/1セル構成のEPROMに
比べてテスト時間が倍になる。

ゲートストレステストあるいはゲートストレス・列
選択ストレス同時テストの場合には、全ての書込み用ト
ランジスタをオフ状態にする必要があるが、書込みデー
タ入力Dinを“H"にすると、２つの書込み用トランジス
タWT1、WT2の一方がオン、他方がオフ状態になるので、
このオン状態の書込み用トランジスタは、ゲートおよび
ドレインに高電位Vppが印加され、ソースはほぼ0Vにな
るので、破壊を招くおそれがある。

（発明が解決しようとする課題）上記したようにディファレンシャル・セル方式を用いた
従来のEPROMは、ストレステストモードに際してある論
理レベルの書込みデータ入力を印加した場合に書込み用
トランジスタのうちの半分しかオン状態にならないの
で、シングルエンド型セル方式のEPROMにおけるような
ドレインストレステスト機能、ゲートストレステスト機
能をそのまま適用すると、テスト時間が倍になる、オン
状態の書込み用トランジスタの破壊を招くおそれがある
という問題が生じる。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ストレステストを短時間で支障なく行うこと
が可能なディファレンシャル・セル方式の不揮発性半導
体記憶装置を提供することにある。

［発明の構成］（課題を解決するための手段）本発明は、それぞれ浮遊ゲートを有する２つのセルトラ
ンジスタでつ１つのメモリセルを構成する２トランジス
タセルを用い、この２つのセルトランジスタに相補的な
データを書込み、この２つのセルトランジスタからの読
み出し電位を差動増幅器に入力してデータを読み出すデ
ィファレンシャル・セル方式の不揮発性半導体記憶装置
において、ストレステストモード時には上記書込み用ト
ランジスタの全てが共にオン状態あるいはオフ状態にな
るように制御するストレステスト制御回路を具備するこ
とを特徴とする。

（作用）ストレステストモード時には、書込みデータ入力に応じ
て書込み用トランジスタの全てが共にオン状態あるいは
オフ状態になるように制御され、各メモリセルの２つの
セルトランジスタに同一データが書き込まれるので、各
セルトランジスタに対して同時に電位的なストレスをか
けることができ、ストレステストを短時間で支障なく行
うことが可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、前記第５図、第６図、第７図の回路などから
なる内部テスト機能が備えられているディファレンシャ
ル・セル方式のEPROMにおけるデータ読み出し系および
データ書込み系を示しており、第９図を参照して前述し
たディファレンシャル・セル方式のEPROMと比べて、ス
トレステストモード時には書込み用トランジスタWT1、W
T2の全てが共にオン状態あるいはオフ状態になるように
制御するストレステスト制御回路10が設けられ、このス
トレステスト制御回路10を制御するストレステスト信号
生成回路20が付加されている点が異なり、その他は同じ
であるので、第９図中と同一符号を付してその説明を省
略する。

即ち、第１のインバータ92の出力が第１の電圧変換回路
93の入力に与えられるのは前述の通りであるが、第２の
インバータ94の入力が第１のインバータ92の出力から切
り離され、前記ノアゲート91の出力が同相／逆相切替ス
イッチ回路（ストレステスト制御回路）10を介して上記
第２のインバータ94の入力に与えられるようになってい
る点が異なる。この同相／逆相切替スイッチ回路10は、
第１のCMOSトランスファゲートTG1と、第２のCMOSトラ
ンスファゲートTG2と、第３のインバータIVとからな
り、上記第１のCMOSトランスファゲートTG1は前記ノア
ゲート91の出力と第２のインバータ94の入力との間に直
列に挿入されており、この第１のCMOSトランスファゲー
トTG1の両端間に上記第３のインバータIVおよび第２のC
MOSトランスファゲートTG2が直列に接続されている。こ
の第１のCMOSトランスファゲートTG1と第２のCMOSトラ
ンスファゲートTG2とは、例えば第２図に示すようなス
トレステスト信号生成回路20から供給されるストレステ
スト信号TEST＊およびその反転信号により相補的にスイッチング制御される。この場合、ス
トレステスト信号TEST＊は、ドレインストレステスト機
能、ゲートストレステスト機能のいずれの時も活性状態
（“H"）になり、通常動作時には非活性状態（“L"）に
なる。

従って、通常動作時には、第２のCMOSトランスファゲー
トTG2がオン状態、第１のCMOSトランスファゲートTG1が
オフ状態になり、書込みイネーブル信号WEが活性状態
（“L"）の時の書込みデータ入力Dinによって、第１の
電圧変換回路93の入力と第２の電圧変換回路95の入力と
は逆相になり、各メモリセルの２つのセルトランジスタ
に対応する書込み用トランジスタWT1、WT2が相補的に制
御されるので、ディファレンシャル・セル方式の動作が
可能になる。

これに対して、ストレステスト時には、第１のCMOSトラ
ンスファゲートTG1がオン状態、第２のCMOSトランスフ
ァゲートTG2がオフ状態になり、第１の電圧変換回路93
の入力と第２の電圧変換回路95の入力とは同相になり、
全ての書込み用トランジスタWT1、WT2が書込みデータ入
力Dinに応じて共にオン状態あるいはオフ状態になるよ
うに制御され、各メモリセルの２つのセルトランジスタ
に同一データが書込まれるので、各セルトランジスタに
対して同時に電位的なストレスをかけることができ、ス
トレステストを短時間で支障なく行うことが可能にな
る。

なお、第２図は、前記ストレステスト信号生成回路20の
一例を示しており、ドレインストレステストあるいは列
選択ストレステストに際して発生するドレインストレス
テスト信号TEST1およびゲートストレステストあるいは
ゲートストレス・列選択ストレス同時テストに際して発
生するゲートストレステスト信号TEST2が入力してスト
レステスト信号TEST＊を出力する二入力のオアゲート21
と、このオアゲート21の出力が入力して前記反転信号を出力するインバータ22とからなる。上記ドレインスト
レステスト信号TEST1およびゲートストレステスト信号T
EST2は、それぞれ例えば別のアドレス入力ピンから入力
する三値制御電圧に基ずいて第５図に示したような回路
により発生される。

［発明の効果］上述したように本発明によれば、ストレステストモード
時には書込みデータ入力に応じて上記書込み用トランジ
スタの全てが共にオン状態あるいはオフ状態になるよう
に制御するストレステスト制御回路を具備しているの
で、ストレステストを短時間で支障なく行うことが可能
なディファレンシャル・セル方式の不揮発性半導体記憶
装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るディファレンシャル・
セル方式の一部を示す回路図、第２図は第１図中のスト
レステスト信号生成回路の一例を示す回路図、第３図は
EPROMでメモリセルとして使用される不揮発性トランジ
スタの概略的な断面構造を示す図、第４図は第３図に示
した構造を持つメモリセルを採用したEPROMの概略的な
回路構成を示す図、第５図は第４図のEPROMにおけるド
レインストレステスト機能の切替信号を発生する回路の
一例を示す図、第６図は第４図のEPROMにおけるドレイ
ンストレステスト機能を達成する列アドレスバッファ回
路の１ビット分の構成を示す図、第７図は第４図のEPRO
Mにおけるドレインストレステスト機能を達成する行デ
コーダの１つのワード線を駆動する部分デコーダの構成
を示す図、第８図は第４図のEPROMにおける書込みデー
タ入力回路の一例を示す図、第９図はディファレンシャ
ル・セル方式を用いたEPROMにおけるデータ読み出し系
の一例およびデータ書込み系の一例を示す回路図であ
る。 10……同相／逆相切替スイッチ回路（ストレステスト制
御回路）、20……ストレステスト信号生成回路、21……
オアゲート、22……インバータ、91……ノアゲート、92
……第１のインバータ、93……第１の電圧変換回路、94
……第２のインバータ、95……第２の電圧変換回路、TG
1……第１のCMOSトランスファゲート、TG2……第２のCM
OSトランスファゲート、IV……第３のインバータ、（MC
1、▲▼）、（MC2、▲▼）、（MCn、▲
▼）……セルトランジスタ、（BL1、▲
▼）、（BL2、▲▼）、（BLi、▲▼）……
ビット線、（CS1、▲▼）、（CS2、▲
▼）、（CSi、▲▼）……列選択用トランジス
タ、DFA……差動増幅器。

Claims

【特許請求の範囲】

【請求項１】それぞれ浮遊ゲートを有する２つのセルト
ランジスタでつ１つのメモリセルを構成する２トランジ
スタセルを用い、この２つのセルトランジスタに相補的
なデータを書込み、この２つのセルトランジスタからの
読み出し電位を差動増幅器に入力してデータを読み出す
ディファレンシャル・セル方式の不揮発性半導体記憶装
置において、ストレステストモード時には上記書込み用トランジスタ
の全てが共にオン状態あるいはオフ状態になるように制
御するストレステスト制御回路を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】前記ストレステスト制御回路は、外部から
の書込みデータ入力に応じて前記書込み用トランジスタ
の全てが共にオン状態あるいはオフ状態になるように制
御することを特徴とする請求項１記載の不揮発性半導体
記憶装置。
【請求項３】前記ストレステストモードは、外部から入
力する三値制御電圧に基ずいて検出されることを特徴と
する請求項１または２記載の不揮発性半導体記憶装置。