JPH0113653B2 - - Google Patents
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- Publication number
- JPH0113653B2 JPH0113653B2 JP4152580A JP4152580A JPH0113653B2 JP H0113653 B2 JPH0113653 B2 JP H0113653B2 JP 4152580 A JP4152580 A JP 4152580A JP 4152580 A JP4152580 A JP 4152580A JP H0113653 B2 JPH0113653 B2 JP H0113653B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- high level
- delay
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は入力信号の周波数を逓倍する周波数
逓倍回路に関する。
逓倍回路に関する。
相補MOS型トランジスタによつて構成される
時計用、電子式小型計算機用の集積回路装置で
は、現在、多機能化が急速に進められている。ま
た上記多機能化の一つの機能としてメロデイ発生
機能があげられる。このメロデイ発生機能とは集
積回路装置内部で発生される所定周波数のクロツ
ク信号を、ある順序に従つてその分周比を変えて
分周することにより種々の周波数信号を得て、さ
らにこの周波数信号によつて圧電スピーカ等を駆
動することによりメロデイ音を発生させるもので
ある。ところで時計など低消費電力性が要求され
るものに上記メロデイ発生機能を持たせる集合、
集積回路装置内部で常時発生しているクロツク信
号の周波数を必要以上に高くすることができない
ため（たとえば32.768KHz）、それをそのまま使
用して発生されるメロデイ音の音階きざみは不充
分なものとなり質の良いメロデイ音が得られない
という不都合が生じている。このため一般に、メ
ロデイ音発生時にのみクロツク信号の倍の周波数
を得るための周波数逓倍回路が使用される。
時計用、電子式小型計算機用の集積回路装置で
は、現在、多機能化が急速に進められている。ま
た上記多機能化の一つの機能としてメロデイ発生
機能があげられる。このメロデイ発生機能とは集
積回路装置内部で発生される所定周波数のクロツ
ク信号を、ある順序に従つてその分周比を変えて
分周することにより種々の周波数信号を得て、さ
らにこの周波数信号によつて圧電スピーカ等を駆
動することによりメロデイ音を発生させるもので
ある。ところで時計など低消費電力性が要求され
るものに上記メロデイ発生機能を持たせる集合、
集積回路装置内部で常時発生しているクロツク信
号の周波数を必要以上に高くすることができない
ため（たとえば32.768KHz）、それをそのまま使
用して発生されるメロデイ音の音階きざみは不充
分なものとなり質の良いメロデイ音が得られない
という不都合が生じている。このため一般に、メ
ロデイ音発生時にのみクロツク信号の倍の周波数
を得るための周波数逓倍回路が使用される。
第１図は上記従来の周波数逓倍回路の一例を示
す回路構成図であり、図示するようにたとえば
32.768KHzの入力信号Ａを遅延する遅延回路１１
と、この遅延回路１１の出力信号Ｂおよび上記入
力信号Ａが並列的に供給される排他的論理和回路
（EXCLUSIVE―OR以下EX―ORとする）１２
とから構成されている。このような従来の回路に
おける排他的論理和回路１２の出力信号Ｃは、第
２図のタイミングチヤートに示すように信号Ａ，
Ｂのレベルが互いに異なつている期間にのみ高レ
ベルになるため、その周波数は信号Ａの倍とな
る。
す回路構成図であり、図示するようにたとえば
32.768KHzの入力信号Ａを遅延する遅延回路１１
と、この遅延回路１１の出力信号Ｂおよび上記入
力信号Ａが並列的に供給される排他的論理和回路
（EXCLUSIVE―OR以下EX―ORとする）１２
とから構成されている。このような従来の回路に
おける排他的論理和回路１２の出力信号Ｃは、第
２図のタイミングチヤートに示すように信号Ａ，
Ｂのレベルが互いに異なつている期間にのみ高レ
ベルになるため、その周波数は信号Ａの倍とな
る。
ところで信号Ｃとして所定のパルス幅を得るた
めには前記遅延回路１１における遅延時間を必要
なだけ十分にとらなければならない。前記遅延回
路１１は一般に抵抗とコンデンサからなる時定数
回路あるいはインバータを多段縦続接続して構成
されるため、遅延回路１１における遅延時間を十
分にとると、集積回路装置内に占める周波数逓倍
回路の面積が大きくなるとういう欠点がある。ま
た遅延回路１１の信号Ａの立上り、立下り時それ
ぞれにおける信号遅延時間が異なるために、信号
Ｃのパルス幅が一様にならないという欠点もあ
る。
めには前記遅延回路１１における遅延時間を必要
なだけ十分にとらなければならない。前記遅延回
路１１は一般に抵抗とコンデンサからなる時定数
回路あるいはインバータを多段縦続接続して構成
されるため、遅延回路１１における遅延時間を十
分にとると、集積回路装置内に占める周波数逓倍
回路の面積が大きくなるとういう欠点がある。ま
た遅延回路１１の信号Ａの立上り、立下り時それ
ぞれにおける信号遅延時間が異なるために、信号
Ｃのパルス幅が一様にならないという欠点もあ
る。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、集積回
路化した場合の占有面積を小さくすることができ
るとともに逓倍された信号のパルス幅が一様とな
る周波数逓倍回路を提供することにある。
たものであり、その目的とするところは、集積回
路化した場合の占有面積を小さくすることができ
るとともに逓倍された信号のパルス幅が一様とな
る周波数逓倍回路を提供することにある。
以下、図面を参照してこの発明の一実施例を説
明する。第３図において入力信号ＡはEX―OR
２１の一方入力端に供給される。上記EX―OR
２１の他方入力端には、後述する二進計数回路
（以下バイナリカウンタと称する）の出力信号Ｄ
が供給される。そして上記EX―OR２１の出力
信号Ｂは遅延回路２２および論理和回路（以下オ
アゲートと称する）２３の一方入力端に供給され
る。また上記オアゲート２３の他方入力端には上
記遅延回路２２の出力信号Ｃが供給される。さら
に上記信号Ｃはバイナリカウンタ２４のクロツク
端子に供給される。このバイナリカウンタ２４は
上記信号Ｃの立上りに同期してその出力状態を順
次反転するようになつていて、その出力信号Ｄは
前記EX―OR２１の他方入力端に供給される。
また前記オアゲート２３からは前記信号Ａの倍の
周波数を持つた信号Ｅが出力されるようになつて
いる。
明する。第３図において入力信号ＡはEX―OR
２１の一方入力端に供給される。上記EX―OR
２１の他方入力端には、後述する二進計数回路
（以下バイナリカウンタと称する）の出力信号Ｄ
が供給される。そして上記EX―OR２１の出力
信号Ｂは遅延回路２２および論理和回路（以下オ
アゲートと称する）２３の一方入力端に供給され
る。また上記オアゲート２３の他方入力端には上
記遅延回路２２の出力信号Ｃが供給される。さら
に上記信号Ｃはバイナリカウンタ２４のクロツク
端子に供給される。このバイナリカウンタ２４は
上記信号Ｃの立上りに同期してその出力状態を順
次反転するようになつていて、その出力信号Ｄは
前記EX―OR２１の他方入力端に供給される。
また前記オアゲート２３からは前記信号Ａの倍の
周波数を持つた信号Ｅが出力されるようになつて
いる。
次に上記のように構成された回路の動作を第４
図に示すタイミングチヤートを用いて説明する。
先ず信号Ａが低いレベルになつている期間におい
てバイナリカウンタ２４の出力信号Ｄも抵レベル
になつている場合から始めるとこの時EX―OR
２１の出力信号Ｂは低レベルになつている。した
がつてこのとき遅延回路２２の出力信号Ｃも低レ
ベルとなり、さらにオアゲート２３の出力信号Ｅ
も低レベルとなる。次に信号Ａが高レベルに立上
ると、この後信号Ｂが高レベルに立上る。上記信
号Ｂが高レベルに立上ると、この後、信号Ｅが高
レベルに立上る。さらに上記信号Ｂが高レベルに
立上つてから遅延回路２２の入力信号立上り時に
おける信号遅延時間TUが経過すると、信号Ｃが
立上る。上記信号Ｃが立上ると、この後、信号Ｄ
が高レベルに立上る。上記信号Ｄが高レベルに立
上ると、EX―OR２１の入力信号がともに高レ
ベルになるため、いままで高レベルになつていた
信号Ｂは低レベルに立下る。さらに上記信号Ｂが
低レベルに立下つてから遅延回路２２の入力信号
立下り時における信号遅延時間TDが経過すると、
いままで高レベルになつていた信号Ｃが立下る。
上記信号Ｃが立下ると、いままで高レベルになつ
ていた信号Ｅが低レベルに立下る。次にいままで
高レベルになつていた信号Ａが低レベルに立下
る。このとき信号Ｄは高レベル状態であり、信号
Ａが高レベルであるかぎりこの回路状態を維持す
る。さてこの状態において上記信号Ａが低レベル
に立下ると、この後、信号Ｂは高レベルに立上
る。上記信号Ａが立上ると、この後、信号Ｅが再
び高レベルに立上る。さらに前記と同様に、上記
信号Ｂが高レベルに立上つてから遅延回路２２に
入力信号立上り時における信号遅延時間TUが経
過すると、信号Ｃが高レベルに立上る。また上記
信号Ｃが高レベルに立上ると、この後、信号Ｄが
低レベルに反転する。上記信号Ｄが反転して低レ
ベルになると、EX―OR２１の入力信号がとも
に低レベルになるため、いままで高レベルになつ
ていた信号Ｂは低レベルに立下る。さらに前記と
同様に、上記信号Ｂが低レベルに立下つてから遅
延回路２２の入力信号立下り時における信号遅延
時間TDが経過すると、いままで高レベルになつ
ていた信号Ｃが立下る。また上記信号が立下る
と、いままで高レベルになつていた信号Ｅが再び
低レベルに立下り、Ｄは低レベルのままで、本発
明の最初の状態に戻る。よつて、信号Ａの立上り
および立下りに応じて上記と同様の動作が繰り返
し行なわれることが示された。ここで第４図から
明らかなように、オアゲート２３の出力信号Ｅは
入力信号Ａの倍の周波数となり、この信号Ｅが逓
倍信号として得られる。
図に示すタイミングチヤートを用いて説明する。
先ず信号Ａが低いレベルになつている期間におい
てバイナリカウンタ２４の出力信号Ｄも抵レベル
になつている場合から始めるとこの時EX―OR
２１の出力信号Ｂは低レベルになつている。した
がつてこのとき遅延回路２２の出力信号Ｃも低レ
ベルとなり、さらにオアゲート２３の出力信号Ｅ
も低レベルとなる。次に信号Ａが高レベルに立上
ると、この後信号Ｂが高レベルに立上る。上記信
号Ｂが高レベルに立上ると、この後、信号Ｅが高
レベルに立上る。さらに上記信号Ｂが高レベルに
立上つてから遅延回路２２の入力信号立上り時に
おける信号遅延時間TUが経過すると、信号Ｃが
立上る。上記信号Ｃが立上ると、この後、信号Ｄ
が高レベルに立上る。上記信号Ｄが高レベルに立
上ると、EX―OR２１の入力信号がともに高レ
ベルになるため、いままで高レベルになつていた
信号Ｂは低レベルに立下る。さらに上記信号Ｂが
低レベルに立下つてから遅延回路２２の入力信号
立下り時における信号遅延時間TDが経過すると、
いままで高レベルになつていた信号Ｃが立下る。
上記信号Ｃが立下ると、いままで高レベルになつ
ていた信号Ｅが低レベルに立下る。次にいままで
高レベルになつていた信号Ａが低レベルに立下
る。このとき信号Ｄは高レベル状態であり、信号
Ａが高レベルであるかぎりこの回路状態を維持す
る。さてこの状態において上記信号Ａが低レベル
に立下ると、この後、信号Ｂは高レベルに立上
る。上記信号Ａが立上ると、この後、信号Ｅが再
び高レベルに立上る。さらに前記と同様に、上記
信号Ｂが高レベルに立上つてから遅延回路２２に
入力信号立上り時における信号遅延時間TUが経
過すると、信号Ｃが高レベルに立上る。また上記
信号Ｃが高レベルに立上ると、この後、信号Ｄが
低レベルに反転する。上記信号Ｄが反転して低レ
ベルになると、EX―OR２１の入力信号がとも
に低レベルになるため、いままで高レベルになつ
ていた信号Ｂは低レベルに立下る。さらに前記と
同様に、上記信号Ｂが低レベルに立下つてから遅
延回路２２の入力信号立下り時における信号遅延
時間TDが経過すると、いままで高レベルになつ
ていた信号Ｃが立下る。また上記信号が立下る
と、いままで高レベルになつていた信号Ｅが再び
低レベルに立下り、Ｄは低レベルのままで、本発
明の最初の状態に戻る。よつて、信号Ａの立上り
および立下りに応じて上記と同様の動作が繰り返
し行なわれることが示された。ここで第４図から
明らかなように、オアゲート２３の出力信号Ｅは
入力信号Ａの倍の周波数となり、この信号Ｅが逓
倍信号として得られる。
ところで上記実施例回路において信号Ｅのパル
ス幅は、遅延回路２２の入力信号立上り時におけ
る信号遅延時間TUと入力信号立下り時における
信号遅延時間TDとの和になる。このため従来の
ように、遅延回路の入力信号の立上りあるいは立
下り時それぞれにおける信号遅延時間を利用して
逓倍信号の１パルスを得る場合と比較し、信号Ｅ
として所定のパルス幅を得るための遅延回路２２
における信号遅延時間は従来の半分あれば良い。
このため遅延回路装置内に占める遅延回路２２の
面積は従来に比較して小さくすることができる。
また上記実施例回路は従来回路に比較してオアゲ
ート２３とバイナリカウンタ２４が増加しただけ
であり、遅延回路２２が最も大きな面積を占める
ため、この遅延回路２２の面積が小さくすること
ができれば上記実施例回路を集積回路化した場合
の占有面積を小さくすることができる。また信号
Ｅのパルス幅は遅延回路２２の信号遅延時間TU
とTDとの和になるため、信号Ｅのパルス幅が一
様となる。このため上記実施例回路の回路マージ
ンを大きくとることができる。
ス幅は、遅延回路２２の入力信号立上り時におけ
る信号遅延時間TUと入力信号立下り時における
信号遅延時間TDとの和になる。このため従来の
ように、遅延回路の入力信号の立上りあるいは立
下り時それぞれにおける信号遅延時間を利用して
逓倍信号の１パルスを得る場合と比較し、信号Ｅ
として所定のパルス幅を得るための遅延回路２２
における信号遅延時間は従来の半分あれば良い。
このため遅延回路装置内に占める遅延回路２２の
面積は従来に比較して小さくすることができる。
また上記実施例回路は従来回路に比較してオアゲ
ート２３とバイナリカウンタ２４が増加しただけ
であり、遅延回路２２が最も大きな面積を占める
ため、この遅延回路２２の面積が小さくすること
ができれば上記実施例回路を集積回路化した場合
の占有面積を小さくすることができる。また信号
Ｅのパルス幅は遅延回路２２の信号遅延時間TU
とTDとの和になるため、信号Ｅのパルス幅が一
様となる。このため上記実施例回路の回路マージ
ンを大きくとることができる。
なおこの発明は上記の一実施例に限定されるも
のではなく、たとえば上記実施例でではバイナリ
カウンタ２３の出力信号状態が信号Ｃの立上りに
同期して順次反転する場合について説明したが、
これは信号Ｃの立下りに同期して順次反転させる
ようにしても良い。
のではなく、たとえば上記実施例でではバイナリ
カウンタ２３の出力信号状態が信号Ｃの立上りに
同期して順次反転する場合について説明したが、
これは信号Ｃの立下りに同期して順次反転させる
ようにしても良い。
以上、説明したようにこの発明によれば、集積
回路化した場合の占有面積を小さくすることがで
きるとともに、逓倍された信号のパルス幅が一様
となる周波数逓倍回路を提供することができる。
回路化した場合の占有面積を小さくすることがで
きるとともに、逓倍された信号のパルス幅が一様
となる周波数逓倍回路を提供することができる。
第１図は従来の周波数逓倍回路の一例を示す回
路構成図、第２図はその動作を示すタイミングチ
ヤート、第３図はこの発明の一実施例を示す回路
構成図、第４図はその動作を示すタイミングチヤ
ートである。 ２１…排他的論理和回路（EXCLUSIVE―
OR）、２２…遅延回路、２３…論理和回路（オ
アゲート）、２４…二進計数回路（バイナリカウ
ンタ）。
路構成図、第２図はその動作を示すタイミングチ
ヤート、第３図はこの発明の一実施例を示す回路
構成図、第４図はその動作を示すタイミングチヤ
ートである。 ２１…排他的論理和回路（EXCLUSIVE―
OR）、２２…遅延回路、２３…論理和回路（オ
アゲート）、２４…二進計数回路（バイナリカウ
ンタ）。
Claims (1)
- １ 逓倍すべき入力信号が供給される排他的論理
和回路と、この排他的論理和回路の出力信号を遅
延する遅延回路と、この遅延回路の出力信号の立
上がりによつて出力信号状態が反転しこの出力信
号が上記排他的論理和回路に供給される二進計数
回路と、上記排他的論理和回路および遅延回路そ
れぞれの出力信号が供給される論理和回路とを具
備したことを特徴とする周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152580A JPS56138327A (en) | 1980-03-31 | 1980-03-31 | Frequency multiple circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152580A JPS56138327A (en) | 1980-03-31 | 1980-03-31 | Frequency multiple circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56138327A JPS56138327A (en) | 1981-10-28 |
| JPH0113653B2 true JPH0113653B2 (ja) | 1989-03-07 |
Family
ID=12610802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152580A Granted JPS56138327A (en) | 1980-03-31 | 1980-03-31 | Frequency multiple circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56138327A (ja) |
-
1980
- 1980-03-31 JP JP4152580A patent/JPS56138327A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56138327A (en) | 1981-10-28 |
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