JPH0113656B2 - - Google Patents
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- Publication number
- JPH0113656B2 JPH0113656B2 JP54163249A JP16324979A JPH0113656B2 JP H0113656 B2 JPH0113656 B2 JP H0113656B2 JP 54163249 A JP54163249 A JP 54163249A JP 16324979 A JP16324979 A JP 16324979A JP H0113656 B2 JPH0113656 B2 JP H0113656B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- switch
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はチヤタリング防止機能を備えたスイツ
チ回路に関する。
チ回路に関する。
第１図は電子時計等に用いられるチヤタリング
防止機能を備えたスイツチ回路の従来構成を示す
ものである。１はノア回路２，３によつて構成さ
れるラツチ回路で、ノア回路２，３は互に自己の
出力信号が他方のノア回路の入力信号となつてい
る。また、一方のノア回路２には所定の電圧つま
り“１”信号が例えば時刻修正用のスイツチ４を
介して与えられ、他方のノア回路３には第２図ａ
に示すクロツクパルスφ1が与えられる。そして、
上記ノア回路２側の出力がデイレードフリツプフ
ロツプ５のデータ入力端子Ｄに加えられ、このフ
リツプフロツプ５のクロツク入力端子Ｃには第２
図ｂに示すクロツクパルス2が入力される。
防止機能を備えたスイツチ回路の従来構成を示す
ものである。１はノア回路２，３によつて構成さ
れるラツチ回路で、ノア回路２，３は互に自己の
出力信号が他方のノア回路の入力信号となつてい
る。また、一方のノア回路２には所定の電圧つま
り“１”信号が例えば時刻修正用のスイツチ４を
介して与えられ、他方のノア回路３には第２図ａ
に示すクロツクパルスφ1が与えられる。そして、
上記ノア回路２側の出力がデイレードフリツプフ
ロツプ５のデータ入力端子Ｄに加えられ、このフ
リツプフロツプ５のクロツク入力端子Ｃには第２
図ｂに示すクロツクパルス2が入力される。
上記の構成において、スイツチ４が開かれてい
る状態ではスイツチ４の出力は“０”であり、ラ
ツチ回路１はノア回路２の出力が“１”状態に保
持されている。従つてフリツプフロツプ５はセツ
ト状態となつている。この状態で第２図ｃに示す
ようにスイツチ４が閉成操作されると、このスイ
ツチ４を介して“１”信号がノア回路２に加えら
れ、ノア回路２の出力が第２図ｄに示すように
“０”となる。このノア回路２の“０”信号出力
が第２図ｆに示すようにクロツクパルス2の立
上りに同期してフリツプフロツプ５に読込まれ、
その出力が“１”から“０”に反転する。このフ
リツプフロツプ５の“０”出力信号がスイツチ信
号として処理回路（図示せず）へ送られる。しか
して、上記スイツチ４の閉成時に第２図ｃに示す
ようにチヤタリングCHを生じた場合、このチヤ
タリングCHが次のクロツクパルス2の立上りま
でに終つていればその影響はなく、フリツプフロ
ツプ５の出力は第２図ｆに示すようにチヤタリン
グに関係なく“０”信号状態に保たれるようにな
つている。
る状態ではスイツチ４の出力は“０”であり、ラ
ツチ回路１はノア回路２の出力が“１”状態に保
持されている。従つてフリツプフロツプ５はセツ
ト状態となつている。この状態で第２図ｃに示す
ようにスイツチ４が閉成操作されると、このスイ
ツチ４を介して“１”信号がノア回路２に加えら
れ、ノア回路２の出力が第２図ｄに示すように
“０”となる。このノア回路２の“０”信号出力
が第２図ｆに示すようにクロツクパルス2の立
上りに同期してフリツプフロツプ５に読込まれ、
その出力が“１”から“０”に反転する。このフ
リツプフロツプ５の“０”出力信号がスイツチ信
号として処理回路（図示せず）へ送られる。しか
して、上記スイツチ４の閉成時に第２図ｃに示す
ようにチヤタリングCHを生じた場合、このチヤ
タリングCHが次のクロツクパルス2の立上りま
でに終つていればその影響はなく、フリツプフロ
ツプ５の出力は第２図ｆに示すようにチヤタリン
グに関係なく“０”信号状態に保たれるようにな
つている。
しかしながら、上記従来のスイツチ回路では、
スイツチ４の操作以外に例えば静電気等によつて
第３図ｃに示すようにスイツチ４の出力ライン上
に時間幅の短いパルスＰを生じた場合でもそれが
ラツチ回路１にラツチされてしまい、ノア回路２
の出力が第３図ｄに示すように“１”から“０”
に反転し、次のクロツクパルス2に同期してフ
リツプフロツプ５に読込まれる。この結果、フリ
ツプフロツプ５の出力が第３図ｆに示すように
“０”となり、スイツチ信号として処理回路へ送
出される。
スイツチ４の操作以外に例えば静電気等によつて
第３図ｃに示すようにスイツチ４の出力ライン上
に時間幅の短いパルスＰを生じた場合でもそれが
ラツチ回路１にラツチされてしまい、ノア回路２
の出力が第３図ｄに示すように“１”から“０”
に反転し、次のクロツクパルス2に同期してフ
リツプフロツプ５に読込まれる。この結果、フリ
ツプフロツプ５の出力が第３図ｆに示すように
“０”となり、スイツチ信号として処理回路へ送
出される。
このように上記従来のスイツチ回路では、チヤ
タリングについては防止し得るものであるが、ス
イツチ４の開放時に、スイツチ４の出力ライン上
に発生される静電気の影響等による短いパルスを
除去することがでず、誤動作を起す原因となつて
いる。
タリングについては防止し得るものであるが、ス
イツチ４の開放時に、スイツチ４の出力ライン上
に発生される静電気の影響等による短いパルスを
除去することがでず、誤動作を起す原因となつて
いる。
本発明は上記の点に鑑みてなされたもので、チ
ヤタリングの影響を防止し得ると共に静電気等に
よつて生ずる短かいパルスの影響を簡単な回路で
確実に防止し得るスイツチ回路を提供することを
目的とする。
ヤタリングの影響を防止し得ると共に静電気等に
よつて生ずる短かいパルスの影響を簡単な回路で
確実に防止し得るスイツチ回路を提供することを
目的とする。
以下図面を参照して本発明の一実施例を説明す
る。第４図において１１はラツチ回路で、２入力
のノア回路１２及び３入力のノア回路１３からな
つている。上記ノア回路１１は互に自己の出力信
号が他方のノア回路の入力信号となつており、ノ
ア回路１２には“１”信号がスイツチ４を介して
入力され、ノア回路１３にはクロツクパルスφ1
が入力される。そして、上記ラツチ回路１１のノ
ア回路１２側の出力がデイレードフリツプフロツ
プ５のデータ入力端子Ｄに加えられ、このフリツ
プフロツプ５の入力端子Ｃにはクロツクパルス
φ2が入力される。しかして、このフリツプフロ
ツプ５のＱ側出力がノア回路１３へ入力されると
共に、スイツチ信号として処理回路（図示せず）
へ送られる。
る。第４図において１１はラツチ回路で、２入力
のノア回路１２及び３入力のノア回路１３からな
つている。上記ノア回路１１は互に自己の出力信
号が他方のノア回路の入力信号となつており、ノ
ア回路１２には“１”信号がスイツチ４を介して
入力され、ノア回路１３にはクロツクパルスφ1
が入力される。そして、上記ラツチ回路１１のノ
ア回路１２側の出力がデイレードフリツプフロツ
プ５のデータ入力端子Ｄに加えられ、このフリツ
プフロツプ５の入力端子Ｃにはクロツクパルス
φ2が入力される。しかして、このフリツプフロ
ツプ５のＱ側出力がノア回路１３へ入力されると
共に、スイツチ信号として処理回路（図示せず）
へ送られる。
次に上記のように構成された本発明の動作を説
明する。スイツチ４が開かれている状態では、ラ
ツチ回路１１のスイツチ４接続側の入力が“０”
であり、ノア回路１２の出力は“１”となつてい
る。このためフリツプフロツプ５には“１”信号
が読込まれ、出力端Ｑから“１”信号が出力され
ている。このフリツプフロツプ５から“１”信号
が出力されている場合、ラツチ回路１１はノア回
路１３の出力が規制され、クロツクパルスφ1及
びノア回路１２の出力レベルに無関係に“０”信
号状態に保持される。このためラツチ回路１１
は、等価的にノア回路１２からノア回路１３が分
離された状態となり、ノア回路１２がインバータ
として動作するようになる。上記ラツチ回路１１
の状態は、フリツプフロツプ５から“１”信号が
与えられている間継続される。従つてスイツチ４
の出力ライン上に第５図ｃに示すように静電気等
によつて時間幅の短いパルスＰが生じた場合、第
５図ｄに示すようにノア回路１２で反転されて信
号P′となり、フリツプフロツプ５へ入力される。
しかし、この信号P′はクロツクパルス2と同時
に発生しない限り、フリツプフロツプ５に読込ま
れることはない。従つて、スイツチ４の出力ライ
ン上に時間幅の短いパルスＰが生じてもフリツプ
フロツプ５の出力は変化せず、ラツチ回路１１も
ノア回路１３が分離された状態に保持される。
明する。スイツチ４が開かれている状態では、ラ
ツチ回路１１のスイツチ４接続側の入力が“０”
であり、ノア回路１２の出力は“１”となつてい
る。このためフリツプフロツプ５には“１”信号
が読込まれ、出力端Ｑから“１”信号が出力され
ている。このフリツプフロツプ５から“１”信号
が出力されている場合、ラツチ回路１１はノア回
路１３の出力が規制され、クロツクパルスφ1及
びノア回路１２の出力レベルに無関係に“０”信
号状態に保持される。このためラツチ回路１１
は、等価的にノア回路１２からノア回路１３が分
離された状態となり、ノア回路１２がインバータ
として動作するようになる。上記ラツチ回路１１
の状態は、フリツプフロツプ５から“１”信号が
与えられている間継続される。従つてスイツチ４
の出力ライン上に第５図ｃに示すように静電気等
によつて時間幅の短いパルスＰが生じた場合、第
５図ｄに示すようにノア回路１２で反転されて信
号P′となり、フリツプフロツプ５へ入力される。
しかし、この信号P′はクロツクパルス2と同時
に発生しない限り、フリツプフロツプ５に読込ま
れることはない。従つて、スイツチ４の出力ライ
ン上に時間幅の短いパルスＰが生じてもフリツプ
フロツプ５の出力は変化せず、ラツチ回路１１も
ノア回路１３が分離された状態に保持される。
しかして、上記の状態においてスイツチ４を閉
成すると、第５図ｃに示すようにその操作出力Ｓ
が“１”となり、ラツチ回路１１内のノア回路１
２を介して“０”に反転する。上記スイツチ４の
操作出力はクロツクパルス2の周期に比較して
充分に長い時間幅を有しており、従つてクロツク
パルス2に同期してフリツプフロツプ５に読込
まれる。このためフリツプフロツプ５の出力が第
５図ｆに示すように“１”から“０”に反転し、
スイツチ信号として処理回路へ送出されると共
に、ラツチ回路１１へ入力される。このラツチ回
路１１はフリツプフロツプ５から与えられる信号
“０”になるとノア回路１３の出力が第５図ｅに
示すように“１”となつて通常のラツチ機能を回
復し、スイツチ４の操作出力信号を保持する。従
つて、スイツチ４の閉成時にチヤタリングを生じ
た場合、このチヤタリングがクロツクパルス2
の立上りまでに終つていれば前記第１図で説明し
たようにチヤタリングに関係なく、フリツプフロ
ツプ５の出力を“０”信号状態に保つことができ
る。
成すると、第５図ｃに示すようにその操作出力Ｓ
が“１”となり、ラツチ回路１１内のノア回路１
２を介して“０”に反転する。上記スイツチ４の
操作出力はクロツクパルス2の周期に比較して
充分に長い時間幅を有しており、従つてクロツク
パルス2に同期してフリツプフロツプ５に読込
まれる。このためフリツプフロツプ５の出力が第
５図ｆに示すように“１”から“０”に反転し、
スイツチ信号として処理回路へ送出されると共
に、ラツチ回路１１へ入力される。このラツチ回
路１１はフリツプフロツプ５から与えられる信号
“０”になるとノア回路１３の出力が第５図ｅに
示すように“１”となつて通常のラツチ機能を回
復し、スイツチ４の操作出力信号を保持する。従
つて、スイツチ４の閉成時にチヤタリングを生じ
た場合、このチヤタリングがクロツクパルス2
の立上りまでに終つていれば前記第１図で説明し
たようにチヤタリングに関係なく、フリツプフロ
ツプ５の出力を“０”信号状態に保つことができ
る。
なお、上記実施例では、ラツチ回路１１をノア
回路１２，１３によつて構成した場合について示
したが、例えばナンド回路等その他の論理回路を
用いて構成しても良いことは勿論である。
回路１２，１３によつて構成した場合について示
したが、例えばナンド回路等その他の論理回路を
用いて構成しても良いことは勿論である。
以上述べたように本発明によれば、スイツチの
操作出力が与えられるラツチ回路を常時はインバ
ータとして動作させ、スイツチ操作信号が検出さ
れた際に上記ラツチ回路を通常のラツチ動作する
ように構成したので、従来回路の素子数とそれ程
変わらない素子数でチヤタリングの影響を防止し
得ると共に静電気等によつて生ずるパルの影響に
よる誤動作を確実に防止し得るものである。
操作出力が与えられるラツチ回路を常時はインバ
ータとして動作させ、スイツチ操作信号が検出さ
れた際に上記ラツチ回路を通常のラツチ動作する
ように構成したので、従来回路の素子数とそれ程
変わらない素子数でチヤタリングの影響を防止し
得ると共に静電気等によつて生ずるパルの影響に
よる誤動作を確実に防止し得るものである。
第１図は従来のスイツチ回路を示す構成図、第
２図及び第３図は第１図の動作を説明するための
タイミングチヤート、第４図は本発明の一実施例
を示す回路構成図、第５図は同実施例の動作を説
明するためのタイミングチヤートである。 ４…スイツチ、５…フリツプフロツプ、１１…
ラツチ回路、１２，１３…ノア回路。
２図及び第３図は第１図の動作を説明するための
タイミングチヤート、第４図は本発明の一実施例
を示す回路構成図、第５図は同実施例の動作を説
明するためのタイミングチヤートである。 ４…スイツチ、５…フリツプフロツプ、１１…
ラツチ回路、１２，１３…ノア回路。
Claims (1)
- 【特許請求の範囲】 １ 互に自己の出力信号が他のノア回路の入力端
子に与えられている第１、第２のノア回路と、前
記第１のノア回路の入力端子にスイツチ操作信号
を供給する操作スイツチと、前記第１のノア回路
の出力信号が供給されるデータ入力端子及び所定
周期の第１のクロツク信号が供給されるクロツク
入力端子を有し、このクロツク入力端子に与えら
れる前記第１のクロツク信号に同期してデータ入
力端子に与えられる前記第１のノア回路の出力信
号を読み込みデータ出力端子からスイツチ操作検
出信号として出力するフリツプフロツプ回路とを
備え、 前記フリツプフロツプ回路から出力されるスイ
ツチ操作検出信号及び前記第１のクロツク信号と
同一周期で位相の異なる第２のクロツク信号を前
記第２のノア回路の入力端子に供給してなるスイ
ツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16324979A JPS5685929A (en) | 1979-12-15 | 1979-12-15 | Switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16324979A JPS5685929A (en) | 1979-12-15 | 1979-12-15 | Switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5685929A JPS5685929A (en) | 1981-07-13 |
| JPH0113656B2 true JPH0113656B2 (ja) | 1989-03-07 |
Family
ID=15770184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16324979A Granted JPS5685929A (en) | 1979-12-15 | 1979-12-15 | Switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5685929A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926072A (en) * | 1987-09-18 | 1990-05-15 | Aisin Seiki Kabushikikaisha | Noise elimination circuit |
| IT1233424B (it) * | 1987-12-14 | 1992-03-31 | Sgs Microelettronica Spa | Circuito antirimbalzo per circuiti digitali. |
-
1979
- 1979-12-15 JP JP16324979A patent/JPS5685929A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5685929A (en) | 1981-07-13 |
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