JPH01214945A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH01214945A JPH01214945A JP63041174A JP4117488A JPH01214945A JP H01214945 A JPH01214945 A JP H01214945A JP 63041174 A JP63041174 A JP 63041174A JP 4117488 A JP4117488 A JP 4117488A JP H01214945 A JPH01214945 A JP H01214945A
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- 238000012544 monitoring process Methods 0.000 claims abstract description 15
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- Microcomputers (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置と、プログラムメモリと、割込
み制御回路と、中央処理装置の制御により出力データが
書込まれる記憶手段と、記憶手段に書込まれた出力デー
タを入力し、端子に出力する出力手段とを有するマイク
ロコンピュータに関する。
み制御回路と、中央処理装置の制御により出力データが
書込まれる記憶手段と、記憶手段に書込まれた出力デー
タを入力し、端子に出力する出力手段とを有するマイク
ロコンピュータに関する。
第４図はこの種のマイクロコンピュータの従来例を示す
構成図、第５図は第４図のマイクロコンピュータ５０が
出力データチエツクのためどのように入出力端子５３．
〜５３６を用いているかを示す説明図である。
構成図、第５図は第４図のマイクロコンピュータ５０が
出力データチエツクのためどのように入出力端子５３．
〜５３６を用いているかを示す説明図である。
マイクロコンピュータ５０は、プログラムメモリ５１、
ＣＰＵ５２．入出力装置５３９割込み制御回路５４を
有する。ＣＰＵ５２はプログラムメモリ５１の内容に基
づいて各種データを演算する。そして、ＣＰＵ５２は制
御バス、アドレスバスを介して入出力装置５３を制御し
、データバスを介しデータの授受を行う。割込み制御回
路５４はＣＰＵ５２に対する割込み制御を行う。入出力
装置５３はＣＰＵ５２に制御され、外部装置６０に出力
端子５３． 、５３２．５３３を介してデータＤ、、Ｄ
２．Ｄ３を出力し、出力したデータＤ、、Ｄ２．Ｄ３を
セルフチエツクのために入力端子５３４ 、５３５．５
３６を介して入力する。
ＣＰＵ５２．入出力装置５３９割込み制御回路５４を
有する。ＣＰＵ５２はプログラムメモリ５１の内容に基
づいて各種データを演算する。そして、ＣＰＵ５２は制
御バス、アドレスバスを介して入出力装置５３を制御し
、データバスを介しデータの授受を行う。割込み制御回
路５４はＣＰＵ５２に対する割込み制御を行う。入出力
装置５３はＣＰＵ５２に制御され、外部装置６０に出力
端子５３． 、５３２．５３３を介してデータＤ、、Ｄ
２．Ｄ３を出力し、出力したデータＤ、、Ｄ２．Ｄ３を
セルフチエツクのために入力端子５３４ 、５３５．５
３６を介して入力する。
入力端子５３４ 、５３ｓ 、 ５３６から入力された
データＤ＋ 、Ｄ２ 、Ｄ３は出力端子５３＋ 、 ５
３２ 、５３３から出力されたデータｌ）、、Ｄ２．Ｄ
３と比較され、それぞれ同一であれば正常であり、異な
っておれば異常が発生したことが検出されるので、マイ
クロコンピュータ５０の出力データＤ、、Ｄ２ 。
データＤ＋ 、Ｄ２ 、Ｄ３は出力端子５３＋ 、 ５
３２ 、５３３から出力されたデータｌ）、、Ｄ２．Ｄ
３と比較され、それぞれ同一であれば正常であり、異な
っておれば異常が発生したことが検出されるので、マイ
クロコンピュータ５０の出力データＤ、、Ｄ２ 。
Ｄ３の論理レベルに関する監視が行えるわけである。
上述した従来のマイクロコンピュータは、入出力装置５
３の出力端子５３． 、５３２．５３３から出力するデ
ータＤ、、Ｄ２．Ｄ３を監視するため、出力したデータ
Ｄ、、Ｄ２．Ｄ３を入力端子５３４゜５３５、５３６に
入力しているので、入力端子５３４゜５３５、５３６を
他の用途に使用できず、限られた個数の端子を効率よく
利用できないという欠点がある。
３の出力端子５３． 、５３２．５３３から出力するデ
ータＤ、、Ｄ２．Ｄ３を監視するため、出力したデータ
Ｄ、、Ｄ２．Ｄ３を入力端子５３４゜５３５、５３６に
入力しているので、入力端子５３４゜５３５、５３６を
他の用途に使用できず、限られた個数の端子を効率よく
利用できないという欠点がある。
本発明のマイクロコンピュータは、
記憶手段に書込まれた出力データと、出力手段の出力端
から出力されているデータとを出力データ監視指示に基
づいてそれぞれ独立に読出す出力データ読出し手段と、 プログラムメモリから出力データの監視を指示する命令
語を読取ると、出力データ監視指示を出力データ読出し
手段に出力し、出力データ読出し手段によって読出され
た両データを中央処理装置の演算手段に比較させ、不一
致を検出したときは割込み制御回路に割込み要求信号を
出力するように指示する監視命令実行手段とを有する。
から出力されているデータとを出力データ監視指示に基
づいてそれぞれ独立に読出す出力データ読出し手段と、 プログラムメモリから出力データの監視を指示する命令
語を読取ると、出力データ監視指示を出力データ読出し
手段に出力し、出力データ読出し手段によって読出され
た両データを中央処理装置の演算手段に比較させ、不一
致を検出したときは割込み制御回路に割込み要求信号を
出力するように指示する監視命令実行手段とを有する。
このように、監視命令実行手段が出力データの監視を指
示する命令語を読取ったとき、出力データ読出し手段に
出力すべきデータと端子に実際に出力されているデータ
をそれぞれ読取らせ、読取らせたデータが一致していれ
ば正常と判断し一致していなければ正常でないと判断し
て割込み制御回路に割込み要求信号を出力させることに
より、データを出力させている端子以外の端子を使用す
・ることなく出力データを監視できる。、（実施例〕 次に、本発明の実施例について図面を参照して説明する
。
示する命令語を読取ったとき、出力データ読出し手段に
出力すべきデータと端子に実際に出力されているデータ
をそれぞれ読取らせ、読取らせたデータが一致していれ
ば正常と判断し一致していなければ正常でないと判断し
て割込み制御回路に割込み要求信号を出力させることに
より、データを出力させている端子以外の端子を使用す
・ることなく出力データを監視できる。、（実施例〕 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明のマイクロコンピュータの第１の実施例
を示す構成図、第２図は第１図の実施例の動作を示すタ
イミングチャートである。
を示す構成図、第２図は第１図の実施例の動作を示すタ
イミングチャートである。
本実施例のマイクロコンピュータは、プログラムメモリ
１０と、中央処理装置２０（以降ＣＰＵ２０と記す）と
、入出力装置３０と、割込み制御回路４０とから構成さ
れている。
１０と、中央処理装置２０（以降ＣＰＵ２０と記す）と
、入出力装置３０と、割込み制御回路４０とから構成さ
れている。
ＣＰＵ２０はアドレスバス２１１．データバス２１２、
命令レジスタ２２．命令デコーダ２４．テンポラリレジ
スタ２３． 、２３２．算術論理演算ユニット２５（以
降ＡＬＵ２５と記す）、結果記憶レジスタ２６１、フラ
グレジスタ２６２．インバータ２７．アンド回路２８．
タイミング制御回路２９を有する。
命令レジスタ２２．命令デコーダ２４．テンポラリレジ
スタ２３． 、２３２．算術論理演算ユニット２５（以
降ＡＬＵ２５と記す）、結果記憶レジスタ２６１、フラ
グレジスタ２６２．インバータ２７．アンド回路２８．
タイミング制御回路２９を有する。
命令レジスタ２２は、プログラムメモリｌＯの命令語を
読込み、読込んだ命令語に基づいてアドレスバス２１．
にアドレスを命令デコーダ２４に命令を出力する。タイ
ミング制御回路２９は２相信号であるクロックφ重、φ
２および命令実行タイミングＴｌ 、Ｔ２．Ｔ３． Ｔ
４を出力する。命令デコーダ２４は入力した命令を解読
し、命令実行タイミングＴ、、Ｔ７．Ｔ３．Ｔ４に同期
して、リード。
読込み、読込んだ命令語に基づいてアドレスバス２１．
にアドレスを命令デコーダ２４に命令を出力する。タイ
ミング制御回路２９は２相信号であるクロックφ重、φ
２および命令実行タイミングＴｌ 、Ｔ２．Ｔ３． Ｔ
４を出力する。命令デコーダ２４は入力した命令を解読
し、命令実行タイミングＴ、、Ｔ７．Ｔ３．Ｔ４に同期
して、リード。
ライトを指示する制御信号ＲＤ、 ＷＲとテンポラリレ
ジスタ２３． 、２３２の内容を比較することを指示す
る制御信号Ａを出力し、割込み信号ＲＥＱがあったとき
は割込みを受付ける。テンポラリレジスタ２３、 、２
３２はそれぞれタイミングＴ１φ２．Ｔ２φ２に同期し
て、入出力装置３０から送られたデータをデータバス２
１．から読込む。ＡＬＵ２５は制御信号Ａを入力してい
ないときはテンポラリレジスタ２３、 、２３２が保持
しているデータを入力し、演算を行い、演算結果を結果
記憶レジスタ２６１ に出力する。また、制御信号Ａを
入力しているときはテンポラリレジスタ２３． 、２３
□が保持しているデータを比較し比較結果を結果記憶レ
ジスタ２６．に出力し、比較した２つのデータが一致し
ている場合は論理１で、一致していない場合は論理０で
フラグレジスタ２６２をセットする。結果記、（！！レ
ジスタ２６、はＡＬＵ２５よりタイミングＴ３φ２に同
期して入力したデータをデータバス２１２に出力する。
ジスタ２３． 、２３２の内容を比較することを指示す
る制御信号Ａを出力し、割込み信号ＲＥＱがあったとき
は割込みを受付ける。テンポラリレジスタ２３、 、２
３２はそれぞれタイミングＴ１φ２．Ｔ２φ２に同期し
て、入出力装置３０から送られたデータをデータバス２
１．から読込む。ＡＬＵ２５は制御信号Ａを入力してい
ないときはテンポラリレジスタ２３、 、２３２が保持
しているデータを入力し、演算を行い、演算結果を結果
記憶レジスタ２６１ に出力する。また、制御信号Ａを
入力しているときはテンポラリレジスタ２３． 、２３
□が保持しているデータを比較し比較結果を結果記憶レ
ジスタ２６．に出力し、比較した２つのデータが一致し
ている場合は論理１で、一致していない場合は論理０で
フラグレジスタ２６２をセットする。結果記、（！！レ
ジスタ２６、はＡＬＵ２５よりタイミングＴ３φ２に同
期して入力したデータをデータバス２１２に出力する。
フラグレジスタ２６２はＡＬＵ２５よりタイミングＴ３
φ２に同期してセットされた論理０または論理１をイン
バータ２７を介して出力する。アンド回路２８は制御信
号Ａと、命令実行タイミングＴ４と、インバータ２７の
出力とのアンドをとる。割込み制御回路４０はアンド回
路２８より論理１を入力すると割込み要求信号ＲＥＱを
命令デコーダ２４に出力する。
φ２に同期してセットされた論理０または論理１をイン
バータ２７を介して出力する。アンド回路２８は制御信
号Ａと、命令実行タイミングＴ４と、インバータ２７の
出力とのアンドをとる。割込み制御回路４０はアンド回
路２８より論理１を入力すると割込み要求信号ＲＥＱを
命令デコーダ２４に出力する。
入出力装置３０は、アドレスデコーダ３１．出力ラッチ
３２．アンド回路３３□、 ３３２．３３３．３３４゜
バッファ回路３４１ 、３４２ 、３４３ 、端子３６
を有する。入出力装置３ｏは実際は複数のビット用入力
装置および出力装置を有しているが、本実施例では説明
を簡単にするため１ビツト分の出力装置のみを示してい
る。
３２．アンド回路３３□、 ３３２．３３３．３３４゜
バッファ回路３４１ 、３４２ 、３４３ 、端子３６
を有する。入出力装置３ｏは実際は複数のビット用入力
装置および出力装置を有しているが、本実施例では説明
を簡単にするため１ビツト分の出力装置のみを示してい
る。
アドレスデコーダ３１はアドレスバス２１１ より入力
したアドレスが出力ラッチ３２を選択するものであると
出力を論理１とする。アンド回路３３．は制御信号ＷＲ
と、クロックφ２と、アドレスデコーダ３１の出力との
アンドをとる。出力ラッチ３２はアンド回路３３．の出
力が論理１となると、接続されたデータバス２１２の１
ビツトをラッチする。バッファ回路３４．は出力ラッチ
３２の出力を入力し、端子３６に出力する。アンド回路
３３２は制御信号Ａと命令実行タイミングＴＩとのアン
ドをとる。アンド回路３３３はｊｌＩＩＪ御信号ＲＤと
命令実行タイミングＴ、とアドレスデコーダ３１の出力
とのアンドをとる。オア回路３５はアンド回路３３２の
出力とアンド回路３３３の出力とのオアをとる。バッフ
ァ回路３４、はオア回路３５の出力が論理１のとき出力
ラッチ３２の出力をデータバス２１２に出力する。アン
ド回路３３４は制御信号Ａと命令実行タイミングＴ２と
のアンドをとる。バッファ回路３４３はアンド回路３３
４の出力が論理１のとき端子３６の論理レベルを入力し
データバス２１２に出力する。
したアドレスが出力ラッチ３２を選択するものであると
出力を論理１とする。アンド回路３３．は制御信号ＷＲ
と、クロックφ２と、アドレスデコーダ３１の出力との
アンドをとる。出力ラッチ３２はアンド回路３３．の出
力が論理１となると、接続されたデータバス２１２の１
ビツトをラッチする。バッファ回路３４．は出力ラッチ
３２の出力を入力し、端子３６に出力する。アンド回路
３３２は制御信号Ａと命令実行タイミングＴＩとのアン
ドをとる。アンド回路３３３はｊｌＩＩＪ御信号ＲＤと
命令実行タイミングＴ、とアドレスデコーダ３１の出力
とのアンドをとる。オア回路３５はアンド回路３３２の
出力とアンド回路３３３の出力とのオアをとる。バッフ
ァ回路３４、はオア回路３５の出力が論理１のとき出力
ラッチ３２の出力をデータバス２１２に出力する。アン
ド回路３３４は制御信号Ａと命令実行タイミングＴ２と
のアンドをとる。バッファ回路３４３はアンド回路３３
４の出力が論理１のとき端子３６の論理レベルを入力し
データバス２１２に出力する。
次に、本実施例の動作について第２図を参照して説明す
る。
る。
マイクロコンピュータがプログラム、メモリ１０に格納
されている命令語に従って命令を実行しているとき、命
令語の１つが出力ラッチ３２の出力データに対するチエ
ツク命令を指示するものであると、その命令語を入力し
た命令レジスタ２２はアドレスデコーダ３１宛のアドレ
スを出力し、チエツク命令を命令デコーダ２４に出力す
る。命令デコーダは命令実行タイミングＴ、に制御信号
ＲＤ、 ＷＲ，Ａをそれぞれ論理１，０．１とする。ア
ンド回路３３１の出力は制御信号ＷＨにより論理０とさ
れるから出力ラッチ３２は直前にラッチした出力を保持
している。命令実行タイミングＴ！において、アンド回
路３３２ 、３３３の出力は論理１であり、アンド回路
３３４の出力は論理０である。オア回路３５の出力も論
理１となるのでバッファ回路３４２はアクティブになり
、出力ラッチ３２の保持している出力をデータバス２１
２に出力する。データバス２１２に出力された出力ラッ
チ３２のデータは、命令実行タイミングＴ１でクロック
φ２が論理１のときテンポラリレジスタ２３．に読込ま
れる。命令実行タイミングＴ２においては、アンド回路
３３２ 、３３３の出力は論理Ｏとなるので、オア回路
３５の出力も論理０となり、バッファ回路３４２はイン
アクティブになる。アンド回路３３４の出力は論理１と
なるのでバッファ回路３４３はアクティブとなり、端子
３６のデータがデータバス２１２に出力される。出力さ
れた端子３６のデータはタイミングＴ２φ２に同期して
テンポラリレジスタ２３２に読込まれる。ＡＬＵ２５は
命令実行タイミングＴ３において、テンポラリレジスタ
２３． 、．２３２のデータを比較し、比較結果が結果
記憶レジスタ２６．にタイミングＴ３φ２に同期して保
持され、かつ、比較したデータが一致していれば論理１
が、一致していなければ論理０がタイミングＴ３φ２に
同期してフラグレジスタ２６２に保持される。フラグレ
ジスタ２６２に論理０が保持された場合は、命令実行タ
イミングＴ４にアンド回路２８から論理１が出力される
ので、割込み制御回路４０から割込み要求信号ＲＥＱが
出力され、出力データに異常が発生したことが検出され
る。
されている命令語に従って命令を実行しているとき、命
令語の１つが出力ラッチ３２の出力データに対するチエ
ツク命令を指示するものであると、その命令語を入力し
た命令レジスタ２２はアドレスデコーダ３１宛のアドレ
スを出力し、チエツク命令を命令デコーダ２４に出力す
る。命令デコーダは命令実行タイミングＴ、に制御信号
ＲＤ、 ＷＲ，Ａをそれぞれ論理１，０．１とする。ア
ンド回路３３１の出力は制御信号ＷＨにより論理０とさ
れるから出力ラッチ３２は直前にラッチした出力を保持
している。命令実行タイミングＴ！において、アンド回
路３３２ 、３３３の出力は論理１であり、アンド回路
３３４の出力は論理０である。オア回路３５の出力も論
理１となるのでバッファ回路３４２はアクティブになり
、出力ラッチ３２の保持している出力をデータバス２１
２に出力する。データバス２１２に出力された出力ラッ
チ３２のデータは、命令実行タイミングＴ１でクロック
φ２が論理１のときテンポラリレジスタ２３．に読込ま
れる。命令実行タイミングＴ２においては、アンド回路
３３２ 、３３３の出力は論理Ｏとなるので、オア回路
３５の出力も論理０となり、バッファ回路３４２はイン
アクティブになる。アンド回路３３４の出力は論理１と
なるのでバッファ回路３４３はアクティブとなり、端子
３６のデータがデータバス２１２に出力される。出力さ
れた端子３６のデータはタイミングＴ２φ２に同期して
テンポラリレジスタ２３２に読込まれる。ＡＬＵ２５は
命令実行タイミングＴ３において、テンポラリレジスタ
２３． 、．２３２のデータを比較し、比較結果が結果
記憶レジスタ２６．にタイミングＴ３φ２に同期して保
持され、かつ、比較したデータが一致していれば論理１
が、一致していなければ論理０がタイミングＴ３φ２に
同期してフラグレジスタ２６２に保持される。フラグレ
ジスタ２６２に論理０が保持された場合は、命令実行タ
イミングＴ４にアンド回路２８から論理１が出力される
ので、割込み制御回路４０から割込み要求信号ＲＥＱが
出力され、出力データに異常が発生したことが検出され
る。
第３図は本発明の第２の実施例を示す構成図である。
本実施例は第１の実施例に比較して入出力装置３９のみ
が異なるので、説明も主として入出力装置、３９のうち
第１の実施例の入出力装置３０と異なる部分について行
う。第１の実施例と同じ符号を付された回路は第１の実
施例のものと同じ動作をするので説明は省略する。
が異なるので、説明も主として入出力装置、３９のうち
第１の実施例の入出力装置３０と異なる部分について行
う。第１の実施例と同じ符号を付された回路は第１の実
施例のものと同じ動作をするので説明は省略する。
アンド回路３３゜はアドレスデコーダ３１がＰＭクラッ
チ７を選択する出力と、制御信号ＷＲと、クロックφ２
とのアンドをとる。ＰＭクラッチ７はアンド回路３３゜
の出力が論理１のときデータバス２１２のデータを入力
し、アンド回路３３゜の出力が論理Ｏのときは入力した
データを保持し、保持しているデータの論理を反転して
出力する。アンド −回路３３５はアドレスデコーダ３
１が出力ラッチ３２を選択する出力と、命令実行タイミ
ングＴ、と、制御信号ＲＤと、ＰＭクラッチ７の出力と
のアンドをとり、オア回路３５．はアンド回路３３２の
出力とアンド回路３３５の出力とのオアをとる。インバ
ータ３８はＰＭクラッチ７の出力の論理を反転する。ア
ンド回路３３６はアドレスデコーダ３１が出力ラッチ３
２を選択する選択出力と、インバータ３８の出力と、制
御信号ＲＤとのアンドをとる。オア回路３５２はアンド
回路３３４．３３６のオアをとる。バッファ回路３４゜
はＰＭクラッチ７の出力が論理０だとハイインピーダン
スとなり、論理１だとバッファ回路３４゜と同じ（動き
をする。
チ７を選択する出力と、制御信号ＷＲと、クロックφ２
とのアンドをとる。ＰＭクラッチ７はアンド回路３３゜
の出力が論理１のときデータバス２１２のデータを入力
し、アンド回路３３゜の出力が論理Ｏのときは入力した
データを保持し、保持しているデータの論理を反転して
出力する。アンド −回路３３５はアドレスデコーダ３
１が出力ラッチ３２を選択する出力と、命令実行タイミ
ングＴ、と、制御信号ＲＤと、ＰＭクラッチ７の出力と
のアンドをとり、オア回路３５．はアンド回路３３２の
出力とアンド回路３３５の出力とのオアをとる。インバ
ータ３８はＰＭクラッチ７の出力の論理を反転する。ア
ンド回路３３６はアドレスデコーダ３１が出力ラッチ３
２を選択する選択出力と、インバータ３８の出力と、制
御信号ＲＤとのアンドをとる。オア回路３５２はアンド
回路３３４．３３６のオアをとる。バッファ回路３４゜
はＰＭクラッチ７の出力が論理０だとハイインピーダン
スとなり、論理１だとバッファ回路３４゜と同じ（動き
をする。
次に、本実施例の入出力装置３９の動作について説明す
る。
る。
アドレスデコーダ３１はＰＭクラッチ７を選択するアド
レスを入力すると論理１をアンド回路３３゜に出力する
。この出力を入力したアンド回路３３゜が制御信号ＷＲ
とクロックφ２とアンドをとり、論理１を出力すると、
ＰＭクラッチ７はデータバス２１２に出力されるデータ
を入力する。
レスを入力すると論理１をアンド回路３３゜に出力する
。この出力を入力したアンド回路３３゜が制御信号ＷＲ
とクロックφ２とアンドをとり、論理１を出力すると、
ＰＭクラッチ７はデータバス２１２に出力されるデータ
を入力する。
（１）ＰＭクラッチ７に論理０が設定された場合。
バッファ回路３４ｏ、アンド回路３３５がアクティブに
、アンド回路３３６がインアクティブになり、第１の実
施例の入出力装置３０と同一の出力ボートとなるので説
明は省略する。
、アンド回路３３６がインアクティブになり、第１の実
施例の入出力装置３０と同一の出力ボートとなるので説
明は省略する。
（２）ＰＭクラッチ７に論理１が設定された場合。
バッファ回路３４ｏはハイインピーダンスとなり、アン
ド回路３３５はインアクティブ、アンド回路３３６はア
クティブになる。したがって、制御信号ＲＤに制御され
て端子３６からバッファ回路３４３を介してデータを読
込む入力ポートとなっている。
ド回路３３５はインアクティブ、アンド回路３３６はア
クティブになる。したがって、制御信号ＲＤに制御され
て端子３６からバッファ回路３４３を介してデータを読
込む入力ポートとなっている。
第２の実施例はＰＭクラッチ７へ設定する論理により、
出力ボートとした場合は第１の実施例と同様にすること
ができる上に入力ボートとしても用いることができ、個
数に制限のある端子３６をより柔軟に利用できる。また
、これを実現するために第１の実施例より実質的に増加
したものはＰＭクラッチ７．アンド回路３３ｏ、インバ
ータ３８．オア回路３５２のみである。
出力ボートとした場合は第１の実施例と同様にすること
ができる上に入力ボートとしても用いることができ、個
数に制限のある端子３６をより柔軟に利用できる。また
、これを実現するために第１の実施例より実質的に増加
したものはＰＭクラッチ７．アンド回路３３ｏ、インバ
ータ３８．オア回路３５２のみである。
以上説明したように本発明は、監視命令実行手段が出力
データの監視を指示する命令語を読取ったとき、出力デ
ータ読出し手段に出力すべきデータと実際端子に出力さ
れているデータをそれぞれ読取らせ、読取らせたデータ
が一致していれば正常と判断し一致していなければ正常
でないと判断して割込み制御回路に割込み要求信号を出
力させることにより、データを出力させている端子以外
の端子を使用することなく出力データを監視できるので
個数に制限のある端子を効率よく利用できる効果がある
。
データの監視を指示する命令語を読取ったとき、出力デ
ータ読出し手段に出力すべきデータと実際端子に出力さ
れているデータをそれぞれ読取らせ、読取らせたデータ
が一致していれば正常と判断し一致していなければ正常
でないと判断して割込み制御回路に割込み要求信号を出
力させることにより、データを出力させている端子以外
の端子を使用することなく出力データを監視できるので
個数に制限のある端子を効率よく利用できる効果がある
。
【図面の簡単な説明】
第１図は本発明のマイクロコンピュータの第１の実施例
を示す構成図、第２図は第１図の実施例の動作を示すタ
イミングチャート、第３図は本発明の第２の実施例を示
す構成図、第４図は従来のマイクロコンピュータを示す
構成図、第５図は第４図のマイクロコンピュータが出力
データチエツクのためどのように入出力端子を用いてい
るかを示す説明図である。 ｌＯ・・・・・・プログラムメモリ、 ２０・・・−ＣＰ Ｕ 。 ２１、・・・アドレスバス、 ２Ｉ２・・・データバス、 ２２・・・・・・命令レジスタ、 ２３＋ 、 ２：１２・・・・・・テンポラリレジスタ
、２４・・・・・・命令デコーダ、 ２５・・・・・・ＡＬＵ、 ２６、・・・結果記憶レジスタ、 ２６２−・・フラグレジスタ、 ２７−−−−−−インバータ、 ２ ａ −−−−−−アンド回路、 ２９−−−−−−タイミング制御回路、３Ｑ、 ３９−
・・・・・入出力装置、３１・・・・・・アドレスデコ
ーダ、 ３２・・・・・・出力ラッチ、 ３３゜、 ３３．、〜．３３６・・・・・・アンド回路
、３４゜、 ３４． 、３４．．３４３・・・・・・バ
ッファ回路、３５、３５１ 、３５２・・・・・・オア
回路、３６・・・・・・端子、 ３７−・・・・・ＰＭラッチ、 ３８・・・・・・インバータ、 １０・・・・・・割込み１ｂ制御回路。
を示す構成図、第２図は第１図の実施例の動作を示すタ
イミングチャート、第３図は本発明の第２の実施例を示
す構成図、第４図は従来のマイクロコンピュータを示す
構成図、第５図は第４図のマイクロコンピュータが出力
データチエツクのためどのように入出力端子を用いてい
るかを示す説明図である。 ｌＯ・・・・・・プログラムメモリ、 ２０・・・−ＣＰ Ｕ 。 ２１、・・・アドレスバス、 ２Ｉ２・・・データバス、 ２２・・・・・・命令レジスタ、 ２３＋ 、 ２：１２・・・・・・テンポラリレジスタ
、２４・・・・・・命令デコーダ、 ２５・・・・・・ＡＬＵ、 ２６、・・・結果記憶レジスタ、 ２６２−・・フラグレジスタ、 ２７−−−−−−インバータ、 ２ ａ −−−−−−アンド回路、 ２９−−−−−−タイミング制御回路、３Ｑ、 ３９−
・・・・・入出力装置、３１・・・・・・アドレスデコ
ーダ、 ３２・・・・・・出力ラッチ、 ３３゜、 ３３．、〜．３３６・・・・・・アンド回路
、３４゜、 ３４． 、３４．．３４３・・・・・・バ
ッファ回路、３５、３５１ 、３５２・・・・・・オア
回路、３６・・・・・・端子、 ３７−・・・・・ＰＭラッチ、 ３８・・・・・・インバータ、 １０・・・・・・割込み１ｂ制御回路。
Claims (1)
- 【特許請求の範囲】 １、中央処理装置と、プログラムメモリと、割込み制御
回路と、中央処理装置の制御により出力データが書込ま
れる記憶手段と、記憶手段に書込まれた出力データを入
力し、端子に出力する出力手段とを有するマイクロコン
ピュータにおいて、前記記憶手段に書込まれた出力デー
タと、前記出力手段の出力端から出力されているデータ
とを出力データ監視指示に基づいてそれぞれ独立に読出
す出力データ読出し手段と、 前記プログラムメモリから出力データの監視を指示する
命令語を読取ると、出力データ監視指示を出力データ読
出し手段に出力し、出力データ読出し手段によって読出
された両データを前記中央処理装置の演算手段に比較さ
せ、不一致が検出されたときは前記割込み制御回路に割
込み要求信号を出力するように指示する監視命令実行手
段とを有することを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041174A JP2569693B2 (ja) | 1988-02-23 | 1988-02-23 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041174A JP2569693B2 (ja) | 1988-02-23 | 1988-02-23 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214945A true JPH01214945A (ja) | 1989-08-29 |
| JP2569693B2 JP2569693B2 (ja) | 1997-01-08 |
Family
ID=12601064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041174A Expired - Lifetime JP2569693B2 (ja) | 1988-02-23 | 1988-02-23 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569693B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008276360A (ja) * | 2007-04-26 | 2008-11-13 | Fujitsu Ten Ltd | 電子制御装置 |
-
1988
- 1988-02-23 JP JP63041174A patent/JP2569693B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008276360A (ja) * | 2007-04-26 | 2008-11-13 | Fujitsu Ten Ltd | 電子制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569693B2 (ja) | 1997-01-08 |
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