JPH01137775A - 画像回転装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像処理回路に利用する。特に、ファクシミ
リ装置などで読みとられた二値化画像を９０°回転する
手段に関する。

〔概要〕

本発明は、読取られた１ページ分の一次元二値化画像を
９０°回転する装置において、画信号を記憶装置に書き
込むときの主走査アドレスと副走査アドレスとの組合ア
ドレスを異ったアルゴリズムで制御された組合アドレス
で読出すことにより、 高速な画像回転を簡単な手段で実現することができるよ
うにしたものである。

〔従来の技術〕

従来、この種の画像回転装置は専用の画像処理用プロセ
ッサで実行していた。

〔発明が解決しようとする問題点〕

このような従来の画像専用プロセッサを用いた画像回転
装置は、高価で処理速度が遅い欠点がある。

本発明はこのような欠点を除去するもので、簡単な構成
で画像の回転を高速に行える画像回転装置を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明は、１ページ分の原稿に相当の一次元二値化画信
号列のそれぞれの画信号を主走査アドレスと副走査アド
レスとを組合せた組合せアドレスに対応させて記憶する
記憶手段と、副走査アドレスを固定して主走査アドレス
をインクリメントし、主走査アドレスが一走査線長に達
すると副走査アドレスをインクリメントすると共に主走
査アドレスをリセットして組合せアドレスを順次に定め
、この組合せアドレスを上記主記憶手段への画信号の書
込みアドレスとする書込みアドレス決定手段とを備えた
画像回転装置において、主走査アドレスを固定して副走
査アドレスをデクリメントし、副走査アドレスが「０」
に達すると主走査アドレスをインクリメントすると共に
副走査アドレスをリセットして組合せアドレスを順次に
定め、この組合せアドレスを上記記憶手段からの画信号
の読出しアドレスとする読出しアドレス決定手段を備え
たことを特徴とする。

〔作用〕

読取られた原稿１ページ分の画信号のそれぞれは、主走
査方向に沿って１走査線が書込まれると次の１走査線に
移行して順次書込まれる。一方、読出し時は、副走査方
向とは逆方向に沿ってそれぞれの走査線上の画信号が最
後の走査線から最初の走査線まで読出され、次に走査線
上で隣接する画信号が同様の順序で読み出され、これが
１ページ分にわたり繰返される。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。第１
図は、この実施例の構成を示すブロック構成図で゛ある
。

この実施例は、第１図に示すように、１ページ分の原稿
に相当の一次元二値化画信号列のそれぞれの画信号を主
走査アドレスと副走査アドレスとを組合せた組合せアド
レスに対応させて記憶する記憶手段であるページＲＡＭ
２と、副走査アドレスを固定して主走査アドレスをイン
クリメントし、主走査アドレスが一走査線長に達すると
副走査アドレスをインクリメントすると共に主走査アド
レスラリセットして組合せアドレスを順次に定め、この
組合せアドレスを上記主記憶手段への画信号の書込みア
ドレスとする書込みアドレス決定手段ふよび主走査アド
レスを固定して副走査アドレスをデクリメントし、副走
査アドレスが「０」に達すると主走査アドレスをインク
リメントすると共に副走査アドレスをリセットして組合
せアドレスを順次に定め、この組合せアドレスを上記記
憶手段からの画信号の読出しアドレスとする読出しアド
レス決定手段を備えた主走査アドレスカウンタ３、副走
査アドレスカウンタ４および制御回路７とを備える。

読取部から出力された一次元二値化された画信号１１は
シリアルパラレル変換器１で８ビットパラレル信号に変
換され、ページＲＡＭ２に書き込まれる。ページＲＡＭ
２の書込みアドレスは主走査アドレスカウンタ３と副走
査アドレスカウンタ４とから与えられる。すなわち、ペ
ージの先頭で主走査アドレスカウンタ３と副走査アドレ
スカウンタ４はリセット信号２４および２２でリセット
される。

画データ１２の人力に同期したアップクロック２３に応
じて主走査アドレスカウンタ３はインクリメントされる
。また、アップクロック２３に同期してページＲＡＭ２
に対する書込み信号２５が出力され、画データ１２がペ
ージＲＡＭ２に書き込まれる。主走査アドレス１７がイ
ンクリメントされて１ライン長に達す゛ると、副走査ア
ドレスカウンタ４にアップクロック２１が人力され、副
走査アドレスカウンタ４からの副走査アドレス１８の値
がインクリメントされて「１」になり、同時にリセット
信号２４で主走査アドレスカウンタ３からの主走査アド
レス１７は「Ｏ」になる。この動作を繰り返して１ペー
ジ分の画データがページＲＡＭ２に書き込まれる。

第２図にページＲＡＭ２にデータが書き込まれる順番を
示す。この実施例の原稿は主走査方向が１０バイト（８
０ビツト）であり、副走査方向が″、０ラインである。

画データはアドレス「０」から順に書き込まれるが、第
２図に示すように、ページＲＡＭ２への書き込みが終了
した時点で主走査アドレスカウンタ３からの主走査アド
レス１７は「０」であり、また、副走査アドレスカウン
タ４からの副走査アドレス１８は「１０」である。

次に、ページＲＡＭ２からのデータの読み出し動作の説
明をする。主走査アドレスカウンタ３の主走査アドレス
１７を「０」に固定したまま副走査アドレスカウンタ４
にダウンクロック２０を人力すると、副走査アドレス１
８は「１旧から「９」になる。すなわち、ページＲＡＭ
２からアドレス「９０」０８ビツトの画データ列が読み
出される。さらに、ダウンクロック２０を人力しつづけ
ると、アドレスは「９０」、「８０」、ｒ７０」、−と
変化し、最後にアドレス「０」の画データ列が読み出さ
れると、主走査アドレスカウンタ３にアップクロック２
３が人力され、主走査アドレス１７は「０」から「１」
にインクリメントされると同時に副走査アドレスカウン
タ４にロード信号１９が入力され、副走査アドレスは「
９」になる。このように、続出アドレスは「９１」、「
８１」、「７１」と変化し、この動作を繰り返して最後
にアドレス「９」が読み出され、１ページ分の画データ
が読み出される。

ページＲＡＭ２から読み出された８ビツトの画信号１３
はＦＩＦＯ５またはＦＩＦＯ６に入力される。ＦＩＦＯ
５とＦＩＦＯ６とはダブルバッファ動作を行う。すなわ
ち、ＦＩＦＯ５が人力しているときはＦＩＦＯ６が出力
し、ＦＩＦＯ６が入力しているときはＦＩＦＯ５が出力
する。ＦＩＦＯ５および６は８ビット単位で入力され、
８ラインの遅延線として読み出せる構成である。第３図
はＦＩＦＯ６の具体的な回路図である。また、ＦＩＦＯ
５の構成もこのＦＩＦＯ６の構成と同一である。ページ
ＲＡＭ２から読み出された８ビツトの画信号１３はライ
トクロック２９に応じてＦＩＦＯ５２に書き込まれる。

ここで、入出力切換信号３４は入力側にセットされてお
り、セレクタ５１の出力として画信号１３が選択されて
いる。ＦＩＦＯ５２には第２図に示すアドレス「９０」
、「８０」、「７０」、の画データ列が書き込まれ、ア
ドレス「０」の画データ列が書き込まれた時点で書き込
みは終了する。次に、入出力切換信号３４は出力側にセ
ットされ、セレクタ５１の出力はＦＩＦＯ５２の１ライ
ン遅延出力であり、ＦＩＦＯ５２は８ライン分のデータ
がシリアルで遅延接続される。すなわち、リードクロッ
ク２８が人力されると、ＦＩＦＯ６からの画信号１５は
第２図に示すアドレス「９０」の第１ビツト、「８０」
の第１ビツト　と読み出され、最後にアドレス「０」の
第１ビツトが読み出される。ここで、リードリセット３
０を人力されるとＦＩＦＯ６のリードアドレスはリセッ
トされ、アドレス「９０」の第２ビツト、「８０」の第
２ビツト、・−「０」の第２ビツトと読み出される。こ
の動作を繰り返して主走査と副走査とが交換された画デ
ータの８ライン分くアドレス「９０」、ｒ８０」、−・
　「０」）が順次読み出される。ＦＩＦＯ６のデータが
読み出されているときに、ＦＩＦＯ５に次の８ラインが
アドレス「９１」、「８１」、　　「１」の順で書き込
まれる。セレクタ８はＦＩＦＯ５およびＦＩＦＯ６から
の画信号１４および１５を交互に選択する。

これにより、ページＲＡＭ２内の画像データを主走査と
副走査とを入替えた画信号１６すなわち、９０°回転し
た画像データがセレクタ８から出力される。

〔発明の効果〕

本発明は以上説明したように、ＲＡＭへの主走査アドレ
スと副走査アドレスとを書き込み時と読み出し時で異な
ったアルゴリズムで制御し、かつ、ＲＡＭから読み出さ
れたデータをＦＩＦＯにパラレル入力して整列シリアル
出力させるので、安価な装置で画像の回転を高速に行う
ことができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック構成図。 第２図はページＲＡＭのアドレスの説明図。 第３図はＦＩＦＯの構成を示す回路接続図。 １・・・シリアルパラレル変換器、２・・・ページＲＡ
Ｍ、３・・・主走査アドレスカウンタ、４・・・副走査
アドレスカウンタ、５．６．５２・・・ＦＩＦＯ１７・
・・制御回路、８．５１・・・セレクタ、１１．１２．
１３．１４．１５．１６・・・画信号、１７・・・主走
査アドレス、１８・・・副走査アドレス、１９・・・ロ
ード信号、２０・・・ダウンクロック、２１．２３・・
・アップクロック、２２．２４・・・リセット信号、２
５・・・書込み信号、２６．２８・・・リードクロック
、２７．２９・・・ライトクロック、３０．３２・・・
リードリセット、３１．３３・・・ライトリセット、３
４・・・入出力切換信号。

Claims (1)

【特許請求の範囲】
1. （１）１ページ分の原稿に相当の一次元二値化画信号列
   のそれぞれの画信号を主走査アドレスと副走査アドレス
   とを組合せた組合せアドレスに対応させて記憶する記憶
   手段と、 副走査アドレスを固定して主走査アドレスをインクリメ
   ントし、主走査アドレスが一走査線長に達すると副走査
   アドレスをインクリメントすると共に主走査アドレスを
   リセットして組合せアドレスを順次に定め、この組合せ
   アドレスを上記主記憶手段への画信号の書込みアドレス
   とする書込みアドレス決定手段と を備えた画像回転装置において、 主走査アドレスを固定して副走査アドレスをデクリメン
   トし、副走査アドレスが「０」に達すると主走査アドレ
   スをインクリメントすると共に副走査アドレスをリセッ
   トして組合せアドレスを順次に定め、この組合せアドレ
   スを上記記憶手段からの画信号の読出しアドレスとする
   読出しアドレス決定手段 を備えたことを特徴とする画像回線装置。