JPH01138687A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01138687A JPH01138687A JP62296824A JP29682487A JPH01138687A JP H01138687 A JPH01138687 A JP H01138687A JP 62296824 A JP62296824 A JP 62296824A JP 29682487 A JP29682487 A JP 29682487A JP H01138687 A JPH01138687 A JP H01138687A
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- sense amplifier
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特に分割ビット線方
式のダイナミックＲＡＭ （ｄＲＡＭ）に関する。
式のダイナミックＲＡＭ （ｄＲＡＭ）に関する。
（従来の技術）
近年、半導体記憶装置の高集積化は目覚ましく、特にｄ
ＲＡＭでは高集積化のためにアレイ・レイアウトが設計
上重要になっている。６４にビットｄＲＡＭからＩＭビ
ットｄＲＡＭまでは、横幅３００ｍ１ｌのパッケージに
収められてきており、４ＭビットｄＲＡＭでも同じパッ
ケージにしたいというユーザー側の要請がある。この要
請を満たすためには、チップ・サイズの制約があるから
、アレイ争レイアウトを工夫し、チップ面積に占めるメ
モリセルの割合い（セル占有率）を高めなくてはならな
い。即ち、１本のワード線に接続されるメモリセルの個
数を増やして、ロウ・デコーダ、カラム・デコーダおよ
びセンスアンプの個数を減らし、これらの占める面積を
極力抑制するのである。しかし、１本の配線に多数のメ
モリセルを接続することは、二つの点で問題がある。一
つは、配線抵抗の増大であり、もう一つは配線容量の増
大である。いずれも、ｄＲＡＭの性能、特に高速性を損
う大きい原因となる。またビット線に多数のメモリセル
を接続することは、センスナマージンに大きい影響を与
える。ビット線が長くなってその容量Ｃ，が増大し、メ
モリセルの容Ｑ ＣＳとの比Ｃａ／Ｃｓが増大してしま
うからである。
ＲＡＭでは高集積化のためにアレイ・レイアウトが設計
上重要になっている。６４にビットｄＲＡＭからＩＭビ
ットｄＲＡＭまでは、横幅３００ｍ１ｌのパッケージに
収められてきており、４ＭビットｄＲＡＭでも同じパッ
ケージにしたいというユーザー側の要請がある。この要
請を満たすためには、チップ・サイズの制約があるから
、アレイ争レイアウトを工夫し、チップ面積に占めるメ
モリセルの割合い（セル占有率）を高めなくてはならな
い。即ち、１本のワード線に接続されるメモリセルの個
数を増やして、ロウ・デコーダ、カラム・デコーダおよ
びセンスアンプの個数を減らし、これらの占める面積を
極力抑制するのである。しかし、１本の配線に多数のメ
モリセルを接続することは、二つの点で問題がある。一
つは、配線抵抗の増大であり、もう一つは配線容量の増
大である。いずれも、ｄＲＡＭの性能、特に高速性を損
う大きい原因となる。またビット線に多数のメモリセル
を接続することは、センスナマージンに大きい影響を与
える。ビット線が長くなってその容量Ｃ，が増大し、メ
モリセルの容Ｑ ＣＳとの比Ｃａ／Ｃｓが増大してしま
うからである。
この様な問題を解決するために開発されたのが、分割ビ
ット線方式である。分割ビット線に関する論文発表はこ
こ２〜３年非常に多い。従来提案されている分割ビット
方式は、主ビット線対に複数の分割ビット線対を接続し
、メモリセルの最初のセンス動作は分割ビット線対内で
行ない、分割ビット線センスアンプである程度データを
増幅した後、この選択された分割ビット線対を主ビット
線対に接続し、主ビット線センスアンプで更にセンスを
行なう、というものである。分割ビット線の容−をＣＤ
［１とすればこれは主ビット線の容量ＣＢより小さく、
従ってメモリセル容Ｑ Ｃｓとの比ＣＤＢ／ＣＳが小さ
くなるため、センス・マージンが大きく改善される。
ット線方式である。分割ビット線に関する論文発表はこ
こ２〜３年非常に多い。従来提案されている分割ビット
方式は、主ビット線対に複数の分割ビット線対を接続し
、メモリセルの最初のセンス動作は分割ビット線対内で
行ない、分割ビット線センスアンプである程度データを
増幅した後、この選択された分割ビット線対を主ビット
線対に接続し、主ビット線センスアンプで更にセンスを
行なう、というものである。分割ビット線の容−をＣＤ
［１とすればこれは主ビット線の容量ＣＢより小さく、
従ってメモリセル容Ｑ Ｃｓとの比ＣＤＢ／ＣＳが小さ
くなるため、センス・マージンが大きく改善される。
しかしながらこの従来の分割ビット線方式には、大きい
問題がある。一つは、分割ビット線に対して数倍の容量
をもつ主ビット線をメモリセルの再書込み（リストア）
毎に充放電しているため、消費電力が大きいことである
。またメモリセルの読出し時や再書込み時には、主ビッ
ト線対が完全に電源電位（ＶＤ ｏ ）と接地電位（ｖ
、Ｓ ）に充放電されるまで、主ビット線が主ビット線
センスアンプおよび分割ビット線に接続されたままの状
態になっている。このため、分割ビット線に接続される
メモリセルの再書込み動作や主ビット線センスアンプに
よるセンス動作が大きい負荷容量のために遅れる。
問題がある。一つは、分割ビット線に対して数倍の容量
をもつ主ビット線をメモリセルの再書込み（リストア）
毎に充放電しているため、消費電力が大きいことである
。またメモリセルの読出し時や再書込み時には、主ビッ
ト線対が完全に電源電位（ＶＤ ｏ ）と接地電位（ｖ
、Ｓ ）に充放電されるまで、主ビット線が主ビット線
センスアンプおよび分割ビット線に接続されたままの状
態になっている。このため、分割ビット線に接続される
メモリセルの再書込み動作や主ビット線センスアンプに
よるセンス動作が大きい負荷容量のために遅れる。
以上の問題を例えば、１６ＭビットｄＲＡＭを分割ビッ
ト線方式を用いて設計した場合を例にとってより具体的
に説明する。１本の主ビット線に対して、２５６個のメ
モリセルを接続した８本の分割ビット線を接続した場合
、主ビット線の容量は３〜４ｐＦ、分割ビット線の容量
は０．６〜１ｐＦとなる。−回のリフレッシュ時のＬビ
ット線および分割ビット線の充放電電流は、ｄＲＡＭの
サイクル時間を２００ ｎ ｓｅｅと仮定して次のよう
になる。但しＶＤ ｐ −５［Ｖ］ とし、プリチャー
ジ電位を（１／２）ＶＤＤとする。主ビット線対は２０
４８組あり、主ビット線の充電電位は（１／２）ＶＤＤ
であるから、主ビット線の消費電流は、 ３ （ｐＦ） Ｘ２．５ （Ｖ） Ｘ２０４８／２
００ （ｎ ５）−７６，８（ｍＡ） となり、分割ビット線の消費電流は、 ０．８ （ｐＦ） Ｘ２．５ （Ｖ） Ｘ２０４８
／２００ （ｎ ｓ）＝ １５．３６ （ｍ Ａ
） となる。つまり主ビット線の消費電流は分割ビット線の
それの５倍もある。
ト線方式を用いて設計した場合を例にとってより具体的
に説明する。１本の主ビット線に対して、２５６個のメ
モリセルを接続した８本の分割ビット線を接続した場合
、主ビット線の容量は３〜４ｐＦ、分割ビット線の容量
は０．６〜１ｐＦとなる。−回のリフレッシュ時のＬビ
ット線および分割ビット線の充放電電流は、ｄＲＡＭの
サイクル時間を２００ ｎ ｓｅｅと仮定して次のよう
になる。但しＶＤ ｐ −５［Ｖ］ とし、プリチャー
ジ電位を（１／２）ＶＤＤとする。主ビット線対は２０
４８組あり、主ビット線の充電電位は（１／２）ＶＤＤ
であるから、主ビット線の消費電流は、 ３ （ｐＦ） Ｘ２．５ （Ｖ） Ｘ２０４８／２
００ （ｎ ５）−７６，８（ｍＡ） となり、分割ビット線の消費電流は、 ０．８ （ｐＦ） Ｘ２．５ （Ｖ） Ｘ２０４８
／２００ （ｎ ｓ）＝ １５．３６ （ｍ Ａ
） となる。つまり主ビット線の消費電流は分割ビット線の
それの５倍もある。
（発明が解決しようとする問題点）
以上のように従来の分割ビット線方式のｄＲＡＭでは、
読出し時および再書込み時に主ビット線を電源電位およ
び接地電位まで充放電するため、消費電流が大きい、ま
た主ビット線が分割ビット線および主ビット線センスア
ンプに接続された状態に保たれるために容量負荷が大き
く、高速動作が損われる、といった問題があった。
読出し時および再書込み時に主ビット線を電源電位およ
び接地電位まで充放電するため、消費電流が大きい、ま
た主ビット線が分割ビット線および主ビット線センスア
ンプに接続された状態に保たれるために容量負荷が大き
く、高速動作が損われる、といった問題があった。
本発明はこの様な問題を解決した分割ビット線方式のｄ
ＲＡＭを提供することを目的とする。
ＲＡＭを提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にかかるｄＲＡＭは、分割ビット線方式を採用し
、主ビット線と主ビット線センスアンプの間には主ビッ
ト線トランスファゲートを設け、メモリセルの読出し時
および再書込み時に主ビット線が電源電位ＶＤＤまたは
接地電位ＶＳＳまでフルスイングすることがないように
、主ビット線と分割ビット線間の選択ゲートおよび主ビ
ット線トランスファゲートを制御するようにしたことを
特徴とする。本発明において読出し時および再書込み時
の主ビット線の電位変化は、主ビット線センスアンプお
よび分割ビット線センスアンプがそれぞれセンス可能な
範囲でできるだけ小さいことが好ましく、例えばその電
位変化ΔｖＢを、１００ｍＶ≦１ΔＶｓ ｌ≦５００ｍ
Ｖとする。
、主ビット線と主ビット線センスアンプの間には主ビッ
ト線トランスファゲートを設け、メモリセルの読出し時
および再書込み時に主ビット線が電源電位ＶＤＤまたは
接地電位ＶＳＳまでフルスイングすることがないように
、主ビット線と分割ビット線間の選択ゲートおよび主ビ
ット線トランスファゲートを制御するようにしたことを
特徴とする。本発明において読出し時および再書込み時
の主ビット線の電位変化は、主ビット線センスアンプお
よび分割ビット線センスアンプがそれぞれセンス可能な
範囲でできるだけ小さいことが好ましく、例えばその電
位変化ΔｖＢを、１００ｍＶ≦１ΔＶｓ ｌ≦５００ｍ
Ｖとする。
（作用）
本発明によれば、メモリセルの読出し時および再書込み
時の主ビット線の振幅を小さくすることにより、主ビッ
ト線の充放電による消費電流を小さくすることができる
。例えば主ビット線の振幅を（１／２）ＶＤＤから（１
／１０） ＶＤ ｏ ニすると、主ビット線の充放電電
流は約１１５に抑えられる。また読出し時および再書込
み時に、選択ゲートおよび主ビット線トランスファゲー
トの制御によって、主ビット線が分割ビット線および主
ビット線センスアンプから切離されるため、主ビット線
センスアンプの動作時および分割ビット線センスアンプ
の動作時の負荷容量が小さいものとなる。この結果、分
割ビット線センスアンプのセンス動作および主ビット線
センスアンプのセンス動作が高速化され、メモリセルの
再書込みおよび入出力線へのデータ読出しが高速化され
る。以上の結果、高速かつ低消費電力の分割ビット線方
式のｄＲＡＭが実現できる。
時の主ビット線の振幅を小さくすることにより、主ビッ
ト線の充放電による消費電流を小さくすることができる
。例えば主ビット線の振幅を（１／２）ＶＤＤから（１
／１０） ＶＤ ｏ ニすると、主ビット線の充放電電
流は約１１５に抑えられる。また読出し時および再書込
み時に、選択ゲートおよび主ビット線トランスファゲー
トの制御によって、主ビット線が分割ビット線および主
ビット線センスアンプから切離されるため、主ビット線
センスアンプの動作時および分割ビット線センスアンプ
の動作時の負荷容量が小さいものとなる。この結果、分
割ビット線センスアンプのセンス動作および主ビット線
センスアンプのセンス動作が高速化され、メモリセルの
再書込みおよび入出力線へのデータ読出しが高速化され
る。以上の結果、高速かつ低消費電力の分割ビット線方
式のｄＲＡＭが実現できる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のｄＲＡＭのコア回路部の構成を示す
。図のコア回路部およびその周辺回路が一枚の半導体基
板上に集積形成される。ＢＬｉ。
。図のコア回路部およびその周辺回路が一枚の半導体基
板上に集積形成される。ＢＬｉ。
ＢＬｉ （ｉ＝１．２．−、ｍ）は主ビット線対であ
る。各主ビット線対ＢＬｉ、ＢＬｉには、それぞれ主ビ
ット線トランスファゲートＴＭ１１゜ＴＭｉ２を介して
主ビット線センスアンプＢ’ Ｓ Ｉが接続されている
。各主ピント線対ＢＬＩ 、ＢＬｉにはまた、それぞれ
複数対の分割ビット線対ＤＢＬｉｊ、ＤＢＬｉｊ（ｉ−
１，２，−、ｍ％ｊ −１、２，・・・、ｎ）が分割ビ
ット線選択ゲートＴｉｊｌ 、 Ｔｉｊ２を介して接続
されている。各分割ビット線対ＤＢＬｉｊ、ＤＢＬｉｊ
にはそれぞれ複数個ずつのメモリセルＭｉｊｌ 、 Ｍ
ｌｊ２ 、・・・と−個の分割ビット線センスアンプＤ
Ｂ Ｓ １ｊが設けられている。各分割ビット線対に
はそれぞれダミーセルが一個ずつ設けられるが、これは
図では省略しである。主ビット線ＢＬｉ 、ＢＬｉと交
差してメモリセルを選択駆動するワード線ＷＬＩＩ、
ＷＬ１２゜・・・が配設されている。主ビット線対ＢＬ
ｉ。
る。各主ビット線対ＢＬｉ、ＢＬｉには、それぞれ主ビ
ット線トランスファゲートＴＭ１１゜ＴＭｉ２を介して
主ビット線センスアンプＢ’ Ｓ Ｉが接続されている
。各主ピント線対ＢＬＩ 、ＢＬｉにはまた、それぞれ
複数対の分割ビット線対ＤＢＬｉｊ、ＤＢＬｉｊ（ｉ−
１，２，−、ｍ％ｊ −１、２，・・・、ｎ）が分割ビ
ット線選択ゲートＴｉｊｌ 、 Ｔｉｊ２を介して接続
されている。各分割ビット線対ＤＢＬｉｊ、ＤＢＬｉｊ
にはそれぞれ複数個ずつのメモリセルＭｉｊｌ 、 Ｍ
ｌｊ２ 、・・・と−個の分割ビット線センスアンプＤ
Ｂ Ｓ １ｊが設けられている。各分割ビット線対に
はそれぞれダミーセルが一個ずつ設けられるが、これは
図では省略しである。主ビット線ＢＬｉ 、ＢＬｉと交
差してメモリセルを選択駆動するワード線ＷＬＩＩ、
ＷＬ１２゜・・・が配設されている。主ビット線対ＢＬ
ｉ。
ＢＬｉはカラム選択線Ｃ５Ｌｉにより制御されるカラム
選択ゲートＴ ＣＩＩ、 Ｔ Ｃｉ２を介してデータ入
出力線Ｉ１０．Ｉ１０に接続されている。
選択ゲートＴ ＣＩＩ、 Ｔ Ｃｉ２を介してデータ入
出力線Ｉ１０．Ｉ１０に接続されている。
ＤＳｊは分割ビット線選択ゲートＴｉｊｌ 、 Ｔｉｊ
２の制御信号であり、Ｆｊは分割ビット線センスアンプ
Ｄ Ｂ Ｓ Ｉｊの活性化信号、ＡＳは主ビット線セン
スアンプＢＳＩの活性化信号であり、ＴＧは主ビット線
トランスファゲートＴＭＮ、 Ｔｉ２の制御信号であ
る。
２の制御信号であり、Ｆｊは分割ビット線センスアンプ
Ｄ Ｂ Ｓ Ｉｊの活性化信号、ＡＳは主ビット線セン
スアンプＢＳＩの活性化信号であり、ＴＧは主ビット線
トランスファゲートＴＭＮ、 Ｔｉ２の制御信号であ
る。
第２図は、このように構成されたｄ ＲＡ Ｍの読出し
動作時の主要ノードの信号波形である。
動作時の主要ノードの信号波形である。
この実施例では主ビット線および分割ビット線のプリチ
ャージ″電位を（１／２）ＶＤＤとする。
ャージ″電位を（１／２）ＶＤＤとする。
ロウ・アドレス・ストローブ（ＲＡＳ）が論理“１＃か
ら“０”になり、アクティブ期間に入ると、ロウ・アド
レス・バッファが動作し外部ロウ・アドレスがチップ内
部に取込まれてワード線が選択される。いま、ロウ・ア
ドレスがｊｌであるとすると、ワード線ＷＬｊＬがＶＳ
Ｓがら昇圧電位（３／２）ＶＤＤに立ち上がる。その後
分割ビット線センスアンプ活性化信号Ｆｊが入力され、
分割ビット線センスアンプＤ Ｂ Ｓ ｉｊが活性化さ
れて、（１／２）ＶＤＤにプリチャージされていた分割
ビット線対Ｄ Ｂ Ｌ Ｉｊ、 Ｄ Ｂ Ｌ Ｉｊはそ
れぞれの情報に応じてＶＤＤまたはＶＳＳに決着する。
ら“０”になり、アクティブ期間に入ると、ロウ・アド
レス・バッファが動作し外部ロウ・アドレスがチップ内
部に取込まれてワード線が選択される。いま、ロウ・ア
ドレスがｊｌであるとすると、ワード線ＷＬｊＬがＶＳ
Ｓがら昇圧電位（３／２）ＶＤＤに立ち上がる。その後
分割ビット線センスアンプ活性化信号Ｆｊが入力され、
分割ビット線センスアンプＤ Ｂ Ｓ ｉｊが活性化さ
れて、（１／２）ＶＤＤにプリチャージされていた分割
ビット線対Ｄ Ｂ Ｌ Ｉｊ、 Ｄ Ｂ Ｌ Ｉｊはそ
れぞれの情報に応じてＶＤＤまたはＶＳＳに決着する。
次に分割ビット線選択信号ＤＳｊが入力され、選択ゲー
トＴｉｊｌ 、 Ｔｉｊ２がオン状態になると、分割ビ
ット線対Ｄ Ｂ Ｌ ｉｊ、 Ｄ Ｂ Ｌ １ｊのデ
ータは主ビット線対Ｂ Ｌｉ 、 Ｂ Ｌｉに転送さ
れる。このとき同時に、主ビット線トランスファゲート
制御信号ＴＧおよび主ビット線センスアンプの活性化信
号Ｆｊが入り、主ビット線ＢＬＩ、ＢＬ１に伝達された
データは主ビット線センスアンプＢＳＩで増幅される。
トＴｉｊｌ 、 Ｔｉｊ２がオン状態になると、分割ビ
ット線対Ｄ Ｂ Ｌ ｉｊ、 Ｄ Ｂ Ｌ １ｊのデ
ータは主ビット線対Ｂ Ｌｉ 、 Ｂ Ｌｉに転送さ
れる。このとき同時に、主ビット線トランスファゲート
制御信号ＴＧおよび主ビット線センスアンプの活性化信
号Ｆｊが入り、主ビット線ＢＬＩ、ＢＬ１に伝達された
データは主ビット線センスアンプＢＳＩで増幅される。
（１／２）ＶＤＤにプリチャージされていた主ビット線
対ＢＬＩ、ＢＬＩがそれぞれのデータに応じて（１／２
）ＶＤＤ＋α、（１／２）ＶＤＤ−αに増幅された後、
分割ビット線選択信号ＤＳｊおよび主ビット線トランス
ファ信号ＴＧがＶＤＤからＶｓｓに下がり、選択ゲート
Ｔｉｊ１． Ｔｉｊ２およびトランスファゲートＴＭ１
１． ＴＭ１１がオフとなる。ここで主ビット線ＢＬ
ｉ、ＢＬｉ（７）電位変化αは、（１／１０）Ｖｏ。
対ＢＬＩ、ＢＬＩがそれぞれのデータに応じて（１／２
）ＶＤＤ＋α、（１／２）ＶＤＤ−αに増幅された後、
分割ビット線選択信号ＤＳｊおよび主ビット線トランス
ファ信号ＴＧがＶＤＤからＶｓｓに下がり、選択ゲート
Ｔｉｊ１． Ｔｉｊ２およびトランスファゲートＴＭ１
１． ＴＭ１１がオフとなる。ここで主ビット線ＢＬ
ｉ、ＢＬｉ（７）電位変化αは、（１／１０）Ｖｏ。
程度であれば、主ビット線センスアンプＢＳ１によりセ
ンス可能であり、この様な小さい電位変化の状態でビッ
ト線ＢＬＩ、ＢＬＩを主ビット線センスアンプＢＳｉか
ら切離すことにより、センス動作が高速化される。この
主ビット線ＢＬｉ。
ンス可能であり、この様な小さい電位変化の状態でビッ
ト線ＢＬＩ、ＢＬＩを主ビット線センスアンプＢＳｉか
ら切離すことにより、センス動作が高速化される。この
主ビット線ＢＬｉ。
ＢＬＩの電位変化の絶対値即ち、α−１ΔＶＢ ｌは好
ましくは、 １００ｍＶ≦１ΔＶ［１１≦５００ｍＶとする。これに
よって選択されたワード線ＷＬｊｌにつながるメモリセ
ルＭｌｊｌの再書込み、および主ビット線センスアンプ
ＢＳｉによるデータのラッチが速やかに行われる。また
主ビット線ＢＬｉ。
ましくは、 １００ｍＶ≦１ΔＶ［１１≦５００ｍＶとする。これに
よって選択されたワード線ＷＬｊｌにつながるメモリセ
ルＭｌｊｌの再書込み、および主ビット線センスアンプ
ＢＳｉによるデータのラッチが速やかに行われる。また
主ビット線ＢＬｉ。
ＢＬｉをｖｏｏ、ｖｓｓまで充放電しないため、消費電
流が少なくなる。
流が少なくなる。
分割ビット線ＤＢＬ１ｊ、ＤＢＬｉｊおよび主ビット線
センスアンプＢＳｉから主ビット線ＢＬｉ。
センスアンプＢＳｉから主ビット線ＢＬｉ。
ＢＬｉが切離されると、図示しないプリチャージ回路に
より主ビット線ＢＬｉ、ＢＬｉのプリチャージが始まり
、主ビット線ＢＬｉ、ＢＬ１は再び（１／２）Ｖｏｏに
戻る。以上までがリフレッシュ動作である。
より主ビット線ＢＬｉ、ＢＬｉのプリチャージが始まり
、主ビット線ＢＬｉ、ＢＬ１は再び（１／２）Ｖｏｏに
戻る。以上までがリフレッシュ動作である。
次にカラム・アドレス・ストローブ（ＣＡＳ）が論理“
１”から“０”になると、カラム・アドレス・バッファ
が動作し、外部カラム・アドレスがチップ内に取込まれ
る。いま、カラム・アドレスがｉであるとすると、ｉ番
目のカラム選択線Ｃ３ＬＩが選択される。カラム選択線
Ｃ３ＬＩがＶＳｓからＶＤＤに立上がると、カラム選択
ゲートＴＣ１ｌ、ＴＣ１２がオンし、主ビット線センス
アンプＢＳ１にラッチされていたデータが入出力線Ｉ１
０．Ｉ１０に伝達され、データアウト・バッファＤ ｏ
ｕｔから読出しデータが出力される。
１”から“０”になると、カラム・アドレス・バッファ
が動作し、外部カラム・アドレスがチップ内に取込まれ
る。いま、カラム・アドレスがｉであるとすると、ｉ番
目のカラム選択線Ｃ３ＬＩが選択される。カラム選択線
Ｃ３ＬＩがＶＳｓからＶＤＤに立上がると、カラム選択
ゲートＴＣ１ｌ、ＴＣ１２がオンし、主ビット線センス
アンプＢＳ１にラッチされていたデータが入出力線Ｉ１
０．Ｉ１０に伝達され、データアウト・バッファＤ ｏ
ｕｔから読出しデータが出力される。
最後に、ＲＡＳおよびＣＡＳが論理“０”から“１”に
戻ると、選択ワード線ＷＬｊｌ、選択カラム選択線Ｃ５
ＬＩがリセットされ、分割ビット線対Ｄ Ｂ Ｌ ｉｊ
、 Ｄ Ｂ Ｌ ｉｊ、主ビット線センスアンプＢＳＩ
および人出力線Ｉ１０．Ｉ１０がプリチャージされ、読
出しサイクルが終了する。
戻ると、選択ワード線ＷＬｊｌ、選択カラム選択線Ｃ５
ＬＩがリセットされ、分割ビット線対Ｄ Ｂ Ｌ ｉｊ
、 Ｄ Ｂ Ｌ ｉｊ、主ビット線センスアンプＢＳＩ
および人出力線Ｉ１０．Ｉ１０がプリチャージされ、読
出しサイクルが終了する。
以上のようにこの実施例によれば、分割ビット線方式を
利用したｄＲＡＭでの読出しサイクルにおいて、主ビッ
ト線をフルスイングさせず、微小電位変化に止どめるよ
うに制御することにより、主ビット線の充放電電流が低
減される。上述の主ビット線の電位変化αを選ぶことに
より、従来のシステムに比べて消費電力を１／５程度に
することが可能である。また主ビット線センスアンプお
よび分割ビット線センスアンプによるセンス動作時には
、主ビット線が他から切離されるため、センス動作が高
速化され、メモリセルの再書込みゃ読出し時間が従来の
１／２程度に短縮可能になる。
利用したｄＲＡＭでの読出しサイクルにおいて、主ビッ
ト線をフルスイングさせず、微小電位変化に止どめるよ
うに制御することにより、主ビット線の充放電電流が低
減される。上述の主ビット線の電位変化αを選ぶことに
より、従来のシステムに比べて消費電力を１／５程度に
することが可能である。また主ビット線センスアンプお
よび分割ビット線センスアンプによるセンス動作時には
、主ビット線が他から切離されるため、センス動作が高
速化され、メモリセルの再書込みゃ読出し時間が従来の
１／２程度に短縮可能になる。
本発明は上記実施例に限られない。例えば実施例では、
ＲＡＳアクティブ期間中にビット線プリチャージを行な
うようにしたが、第３図に示すようにＲＡＳが“０“の
アクティブ明間中、主ビット線ＢＬｉ 、ＢＬＩが読出
しデータを保持し、ＲＡＳが１″になってからプリチャ
ージを行なうシステムにも本発明を適用して有用である
。
ＲＡＳアクティブ期間中にビット線プリチャージを行な
うようにしたが、第３図に示すようにＲＡＳが“０“の
アクティブ明間中、主ビット線ＢＬｉ 、ＢＬＩが読出
しデータを保持し、ＲＡＳが１″になってからプリチャ
ージを行なうシステムにも本発明を適用して有用である
。
その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
［発明の効果コ
以上述べたように本発明によれば、メモリセルの読出し
時および再書込み時の主ビット線の電位変化を極力抑制
して、高速化と消費電力の低減を図った、分割ビット線
方式のｄＲＡＭを実現することができる。
時および再書込み時の主ビット線の電位変化を極力抑制
して、高速化と消費電力の低減を図った、分割ビット線
方式のｄＲＡＭを実現することができる。
第１図は本発明の一実施例のｄＲＡＭのコア回路部の構
成を示す図、第２図はそのｄＲＡＭの読出しサイクルの
動作波形を示す図、第３図は他の実施例のｄＲＡＭの動
作波形を示す図である。 Ｍｉｌｌ 、 Ｍ１１２ 、 Ｍ１２１ 、 Ｍ
１２２ 、 ・・・メモリセル、ＢＬｉ、ＢＬｉ・・
・主ビット線対、Ｄ Ｂ Ｌ ｉｊ。 Ｄ Ｂ Ｌ ｉｊ・・・分割ビット線対、ＷＬＩＩ、
ＷＬ１２．・・・。 ＷＬｎｌ・・・ワード線、ＢＳｉ・・・主ビット線セン
スアン−１；’、ＤＢＳＩｊ・・・分割ビット線センス
アンプ、Ｔｌｊｌ 、 Ｔ１ｊ２・・・分割ビット線
選択ゲート、Ｔ Ｍ ｉｌ、 Ｔ Ｍ １２・・・主ビ
ット線トランスファゲート、ＴＣｉＬ、 ＴＣ１２−ｆ
ｙクラム択ゲート、Ｉｌｏ。 １１０・・・データ人出力線。 出願人代理人 弁理士 鈴江武彦
成を示す図、第２図はそのｄＲＡＭの読出しサイクルの
動作波形を示す図、第３図は他の実施例のｄＲＡＭの動
作波形を示す図である。 Ｍｉｌｌ 、 Ｍ１１２ 、 Ｍ１２１ 、 Ｍ
１２２ 、 ・・・メモリセル、ＢＬｉ、ＢＬｉ・・
・主ビット線対、Ｄ Ｂ Ｌ ｉｊ。 Ｄ Ｂ Ｌ ｉｊ・・・分割ビット線対、ＷＬＩＩ、
ＷＬ１２．・・・。 ＷＬｎｌ・・・ワード線、ＢＳｉ・・・主ビット線セン
スアン−１；’、ＤＢＳＩｊ・・・分割ビット線センス
アンプ、Ｔｌｊｌ 、 Ｔ１ｊ２・・・分割ビット線
選択ゲート、Ｔ Ｍ ｉｌ、 Ｔ Ｍ １２・・・主ビ
ット線トランスファゲート、ＴＣｉＬ、 ＴＣ１２−ｆ
ｙクラム択ゲート、Ｉｌｏ。 １１０・・・データ人出力線。 出願人代理人 弁理士 鈴江武彦
Claims (4)
- （１）半導体基板上にランダムアクセス可能なメモリセ
ルがマトリクス状に集積形成され、それぞれに複数のメ
モリセルが接続された複数対の分割ビット線がそれぞれ
分割ビット線選択ゲートを介して主ビット線対に接続さ
れ、各分割ビット線対には分割ビット線センスアンプが
、各主ビット線対には主ビット線センスアンプがそれぞ
れ設けられ、メモリセルを選択駆動するワード線が主ビ
ット線対と交差して配設された半導体記憶装置において
、前記主ビット線センスアンプは主ビット線トランスフ
ァゲートを介して前記主ビット線対に接続され、メモリ
セルのデータ読出し時および再書込み時に、前記主ビッ
ト線の電位が電源電位（Ｖ＿Ｄ＿Ｄ）または接地電位（
Ｖ＿Ｓ＿Ｓ）まで変化しないように前記主ビット線トラ
ンスファゲートおよび分割ビット線選択ゲートを制御す
るようにしたことを特徴とする半導体記憶装置。 - （２）メモリセルの読出し時および再書込み時の主ビッ
ト線対の電位変化の絶対値｜ΔＶ＿Ｂ｜は、１００ｍＶ
≦｜ΔＶ＿Ｂ｜≦５００ｍＶ の範囲に抑えられる特許請求の範囲第１項記載の半導体
記憶装置。 - （３）分割ビット線センスアンプおよび主ビット線セン
スアンプの動作時、主ビット線対は分割ビット線選択ゲ
ートおよび主ビット線トランスファゲートをオフとする
ことにより、他から切離される特許請求の範囲第１項記
載の半導体記憶装置。 - （４）主ビット線対のプリチャージ電位は、（１／２）
（Ｖ＿Ｄ＿Ｄ−Ｖ＿Ｓ＿Ｓ）である特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296824A JP2618938B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
| US07/275,395 US4926382A (en) | 1987-11-25 | 1988-11-23 | Divided bit line type dynamic random access memory with charging/discharging current suppressor |
| KR1019880015585A KR930001554B1 (ko) | 1987-11-25 | 1988-11-25 | 다이나믹 반도체 기억장치와 그 구동방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296824A JP2618938B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138687A true JPH01138687A (ja) | 1989-05-31 |
| JP2618938B2 JP2618938B2 (ja) | 1997-06-11 |
Family
ID=17838630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296824A Expired - Lifetime JP2618938B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
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|---|---|
| US (1) | US4926382A (ja) |
| JP (1) | JP2618938B2 (ja) |
| KR (1) | KR930001554B1 (ja) |
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