JPH04103099A

JPH04103099A - 半導体記憶装置

Info

Publication number: JPH04103099A
Application number: JP2219937A
Authority: JP
Inventors: Masaki Ogiwara; 荻原　正毅
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-08-23
Filing date: 1990-08-23
Publication date: 1992-04-06
Also published as: EP0472209A2; EP0472209B1; DE69120000D1; KR950013400B1; DE69120000T2; EP0472209A3; US5272672A; KR920005174A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体記憶装置に係り、特にダイナミック型
ランダムアクセスメモリ　（ＤＲＡＭ）の冗長回路に関
する。

（従来の技術）近年、ＤＲＡＭの大容量化、高集積化に伴い、多層配線
を用いて回路の共用化を図ったチップ構成が多く採り入
れられている。

従来のＤＲＡＭにおけるチップ構成のパターンレイアウ
トを第６図に示している。即ち、メモリセルアレイは４
つのセルアレイＡＬ１〜ＡＬ４に分割され、各セルアレ
イＡＬＩ〜Ａ　Ｌ　４　毎１：　列テコーダＣＤおよび
センスアンプ（図示せず）などが設けられている。

しかし、メモリが大容量化すると、メモリセルアレイの
分割数も多くせざるを得なくなり、第６図のチップ構成
のように各セルアレイ毎に列デコーダＣＤを設けると、
チップ面積が増大し、集積度が上がらない。そこで、配
線層を一層増やし、第７図に示すように列デコーダＣＤ
およびセンスアンプなどを１カ所に集め、集積度を上げ
たパターンレイアウトを有するチップ構成が多く採り入
れられるようになってきた。このように列デコーダＣＤ
およびセンスアンプなどを１カ所に集めた場合、増やし
た一層の配線層の用い方には、第８図あるいは第９図に
示す二通りの回路方式かある。

第８図に示す回路方式は、増やした一層の配線層を、列
デコーダＣＤから出力される列選択線ＣＤＬ・・・に割
り当て、この列選択線ＣＤＬ・・・を各セルアレイＡＬ
Ｉ、Ａｌ１・・・上に共通に設けて各セルアレイＡＬＩ
、Ａｌ１・・・の列選択トランジスタ（ＣＴＩ、ＣＴＩ
）、（ＣＴ２、ＣＴ２）・・・の選択に用いている。こ
こで、（ＢＬｌ、ＢＬＩ）、（ＢＬ２、ＢＬ２）・・は
各セルアレイＡＬＩ、Ａｌ１・・・の列線対、（ＤＱＩ
、ＤＱ　１）、（ＤＱ２、ＤＱ２）・・は各セルアレイ
ＡＬＩ、Ａｌ１・・・の共通データ線対である。また、
前記列選択線ＣＤＬ・・・は、各セルアレイＡＬＩ、Ａ
ｌ１・・・の列線対（ＢＬｌ、ＢＬ、１）、（ＢＬ２、
ＢＬ２）・・に平行に設けられている。

また、第９図に示す回路方式は、増やした一層の配線層
を、第２の列線対（ＢＬ″　ＢＬ”）・・・に割り当て
、この第２の列線対（ＢＬ″　ＢＬ”）・・・を各セル
アレイＡＬＩ、Ａｌ１・・・上に共通に設け、これを各
セルアレイＡＬＩ、Ａｌ１・３．ノ第１の列選択トラン
ジスタ（ＣＴＩ、ｃＴｌ）、（ＣＴ２、ＣＴ２）・・・
の一端側に接続すると共に第２の列選択トランジスタ（
ＣＴ’　　ＣＴ”　）・・・の一端側に接続する。そし
て、この第２の列選択トランジスタ（ＣＴ”　　ＣＴ”
　）・・・の他端側を共通データ線対（ＤＱ″　ＤＱ”
）に接続し、列デコーダＣＤから出力される列選択線Ｃ
ＤＬ・・・を上記第２の列選択トランジスタ（ＣＴ″　
ＣＴ”）・・・の選択に用いている。なお、前記第１の
列選択トランジスタ（ＣＴＩ、ＣＴＩ）、（ＣＴ２、Ｃ
Ｔ２）・・・はセルアレイ選択行アドレスにより選択さ
れている。また、前記第２の列線対（ＢＬ”ＢＬ”）は
、各セルアレイＡＬＩ、Ａｌ１・・・の第１の列線対（
ＢＬＩ、ＢＬＩ）　　　（ＢＬ２、ＢＬ２）・　と平行
に設けられている。

一方、最近のＤＲＡＭには、数ビットから数にビットの
不良を、予備として設けである予備のビット（メモリセ
ル）に置き換えることによって救済し、不良チップを救
済する（良品に置き換える）ための冗長回路を備えてい
る。この冗長回路は、不良となったビットを予備として
設けである別のビットに置き換えるために、不良ピント
が接続されている行線あるいは列線を、この行線あるい
は列線と同じセルアレイ内に設けられている予備の行線
あるいは予備の列線に置き換えてしまう手段である。例
えば列線を置き換える場合の列冗長回路は、列線の選択
に必要な列デコーダ部にフェーズ素子群を備え、所定の
フェーズ素子を切断することにより、不良ビットに対応
した列アドレス入力時に不良ビットを選択することなく
予備の列線に置き換えてしまうものである。同様に、行
線を置き換える場合の行冗長回路は、行線の選択に必要
な行デコーダ部にフェーズ素子群を備え、所定のフェー
ズ素子を切断することにより、不良ビットに対応した行
アドレス入力時に不良ビットを選択することなく予備の
行線に置き換えてしまうものである。

第１０図は従来の列デコーダ部の一例を示している。即
ち、ＣＤは通常の列デコーダ、ＮＧは上記列デコーダＣ
Ｄの出力側に挿入されたノアゲート、ＣＤＬは上記ノア
ゲートＮＧを経た列選択信号か与えられる列選択線、１
００は列冗長回路、Ｓ　ＣＤＬは上記列冗長回路１００
から予備列選択信号が与えられる予備列選択線であり、
予備のメモリセル（図示せず）が接続された予備列線（
図示せず）を選択するようになっている。

上記列冗長回路１００において、ＳＣＤはフェーズ素子
群を備えたプログラマブル列デコーダ（予備の列デコー
ダ）であり、列アドレスが入力する。この予備の列デコ
ーダＳＣＤは、不良ビットがある場合、不良ビットに対
応した列アドレスをデコードする回路接続となるように
、予めフェーズ素子か切断される。

上記列デコーダ部に正常ビットに対応した列アドレスが
入力する時は、通常の列デコーダＣＤの出力がノアゲー
トＮＧを経て列選択線に列選択信号として供給される。

この時、予備の列デコーダＳＣＤの出力は非活性状態で
ある。これに対して、不良ビットに対応した列アドレス
が入力する時は、予備の列デコーダＳＣＤの出力か活性
状態になって予備列選択線に予備列選択信号として供給
され、不良ビットは予備列線に接続されているビットに
置き換えられる。また、この時の予備の列デコーダＳＣ
Ｄの出力が前記ノアゲートＮＧに入力し、このノアゲー
トＮＧの出力Ｃ列選択信号）は非活性状態になる。

上記した列冗長回路１００によって救済可能な最大ビッ
ト数は、予備に設けられたメモリセルの数で決まる。し
かし、実際に救済できるビットの組合せは、メモリセル
アレイの分割数、列デコーダＣＤの数、列冗長回路１０
０の数などにより大幅に変わる。例えば第６図に示した
ようなチップ構成と第７図に示したようなチップ構成と
について、列の救済率を比較してみる。

第６図に示したようなチップ構成の場合、各セルアレイ
毎に列デコーダＣＤが配置されているので、この各セル
アレイ毎の列デコーダＣＤに１個づつ列冗長回路１００
を設けると、各セルアレイ毎に不良の列線かあった場合
でも各セルアレイ毎に予備の列線に置き換えることがで
きる。つまり、第６図に示したように列デコーダＣＤを
４個有するチップの場合、列デコーダＣＤ毎に１本の不
良列線を救済でき、最大４本の不良列線を救済できる。

これに対して、第７図に示したようなチップ構成の場合
、列デコーダＣＤが１個しかなく、この］個の列デコー
ダＣＤが全セルアレイ（４セルアレイ）の同じ列アドレ
スの予備の列線を同時に選択するので、この１個の列デ
コーダＣＤに対して１個の列冗長回路１００を設けると
、４セルアレイの中の１本の不良列線しか救済できず、
第６図に示したチップ構成と比べて列救済率が１／４に
低下する。

この列救済率を高めるために、第７図に示したようなチ
ップ構成における１個の列デコーダＣＤに対して列冗長
回路１００を例えば４個設けると、最大４本の不良列線
を救済できるが、各セルアレイ毎に４本の予備の列線を
設けなければならず、チップ面積か増大してしまうとい
う問題がある。

上記の同様な問題は、１個の行デコーダにより４個以上
のセルアレイを共通に選択するようにして集積度を上げ
たチップ構成のものに行冗長回路を設ける場合にも生し
る。

（発明が解決しようとする課題）上記したように従来の半導体記憶装置は、１個の列デコ
ーダあるいは行デコーダにより４個以上のセルアレイを
共通に選択するようにして集積度を上げたチップ構成の
ものに列冗長回路あるいは行冗長回路を設ける場合、上
記１個の列デコーダあるいは行デコーダに対して１個の
列冗長回路あるいは行冗長回路を設けると、前記４個以
上のセルアレイ中の１本の不良列線あるいは不良行線し
か救済できないので列救済率あるいは行救済率が低下し
、上記１個の列デコーダあるいは行デコーダに対して複
数個の列冗長回路あるいは行冗長回路を設けると、列救
済率あるいは行救済率は向上するがチップ面積が増大し
てしまうという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、１個の列デコーダあるいは行デコーダにより
４個以上のセルアレイを共通に選択するようにして集積
度を上げたチップ構成のものに列冗長回路あるいは行冗
長回路を設ける場合、チップ面積の増大を抑制しつつ列
救済率あるいは行救済率の向上を実現できる半導体記憶
装置を提供することにある。

［発明の構成］（課題を解決するための手段）本発明は、１個の列デコーダからの列選択信号が与えら
れる列選択線あるいは行デコーダからの行選択信号が与
えられる行選択線により４個以上の複数個のセルアレイ
の列線あるいは行線を共通に選択するチップ構成を採用
し、上記各セルアレイにそれぞれ設けられた不良ビット
救済用の予備列線あるいは予備行線を選択するための列
冗長回路あるいは行冗長回路を設けた半導体記憶装置に
おいて、上記列冗長回路あるいは行冗長回路は、フェー
ズ素子群を備えたプログラマブルアドレスデコーダから
なる予備のデコーダにより、列アドレスあるいは行アド
レスと共にセルアレイ毎の選択を行うためのアドレスを
受けてデコードを行い、前記各セルアレイの予備列線あ
るいは予備行線を選択するために共通に設けられた予備
列選択線あるいは予備行選択線を選択することを特徴と
する。

（作用）列冗長回路あるいは行冗長回路は、セルアレイ毎の選択
を行うためのアドレスを加味してデコードを行うので、
１個の列冗長回路あるいは行冗長回路により、各セルア
レイ毎に独立に、不良ビットを予備列線あるいは予備行
線に接続されているビットに置き換えることが可能にな
る。従って、上記した列冗長回路あるいは行冗長回路を
各セルアレイに共通の１個の列デコーダあるいは行デコ
ーダに対して１個用いた場合でも、各セルアレイ毎に１
個づつ従来の列冗長回路あるいは行冗長回路を設けた場
合と同等に列救済率あるいは行救済率が向上するので、
チップ面積の増大を抑制することが可能になる。なお、
上記した列冗長回路あるいは行冗長回路を、前記１個の
列デコーダあるいは行デコーダに対して複数個用いるよ
うにすれば、列救済率あるいは行救済率が一層向上する
。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は、１個の列デコーダからの列選択信号が与
えられる列選択線により４個以上（ここでは４個）のセ
ルアレイＡＬＬ〜ＡＬ４の列線を共通に選択するように
して集積度を上げたチップ構成を採用し、上記各セルア
レイＡＬＩ〜ＡＬ４にそれぞれ設けられた不良ビット救
済用の予備列線（図示せず）を選択するための列冗長回
路を設けたＤＲＡＭのパターンレイアウトを概略的に示
している。

即ち、メモリセルアレイは例えば４つのセルアレイＡＬ
１〜ＡＬ４に分割され、パターンレイアウトの一端側に
、１個の列デコーダ部］およびセンスアンプ（図示せず
）などが設けられている。

この列デコーダ部］には、上記４つセルアレイＡＬＩ〜
ＡＬ４に共通の１個の列デコーダおよび１個の列冗長回
路が設けられている。この列冗長回路は、フェーズ素子
群を備えたプログラマブルアドレスデコーダからなる予
備の列デコーダにより、列アドレスと共にセルアレイ毎
の選択を行うためのアドレスを受けてデコードを行い、
予備のメモリセル群が接続されている前記予備列線を選
択するものであるが、本発明では、１個の列冗長回路に
よりセルアレイ毎に不良ビットの救済が可能になってお
り、例えば第２図中に示すように構成されている。

第２図は、前記列デコーダ部１を示しており、ＣＤは前
記列デコーダ、ＮＧは上記列デコーダＣＤの出・力側に
挿入されたノアゲートであり、このノアゲートＮＧの出
力（列選択信号）は列選択線に与えられる。１０は列冗
長回路であり、この出力（予備列選択信号）は１本の予
備列選択線に与えられる。この予備列選択線は、前記各
セルアレイの予備列線を選択するために設けられている
。

上記列冗長回路］０は、前記列デコーダＣＤの出力か与
えられる列選択線により選択可能なセルアレイ数と同数
の４個の予備の列デコーダ５ＣＤＩ〜５ＣＤ４と、この
４個の予備の列デコーダ５ＣＤＩ〜５ＣＤ４の各出力の
論理和をとって１本の予備列選択線に出力する論理回路
（本例ではオアゲー１−ＯＧ）とを有する。上記予備の
列デコーダ５ＣＤＩ〜５ＣＤ４は、それぞれ例えばポリ
シリコンからなるフェーズ素子群を備えており、それぞ
れｎビットの列アドレスと共にセルアレイ毎の選択を行
うためのアドレス（例えば行アドレスの２ビット分）を
受けてデコードを行う。

即ち、不良ビットか存在する場合、予備の列デコーダ５
ＣＤＩ〜５ＣＤ４は、不良ビットが存在するアドレスの
入力時にデコードする回路接続となるように、予め所定
のフェーズ素子がレーザー光により切断されている。

なお、第１図に示したように４個のセルアレイＡＬＩ〜
ＡＬ４に共通の列デコーダ部１を１カ所に集めることに
伴って増やした一層の配線層の用い方は、第８図あるい
は第９図に示したように二通りの回路方式がある。即ち
、第１の回路方式は、増やした一層の配線層を列選択線
および予備列選択線に割り当て、この列選択線および予
備列選択線を、前記複数個のセルアレイ上に共通に、か
つ、各セルアレイの列線および予備列線に平行に設け、
この列線および予備列線を前記列選択線および予備列選
択線により選択するようにする。また、第２の回路方式
は、増やした一層の配線層を第２の列線および第２の予
備列線に割り当て、この第２の列線および第２の予備列
線を、前記複数個のセルアレイ上に共通に、かつ、各セ
ルアレイの第１の列線および第１の予備列線に平行に設
け、上記第２の列線および第２の予備列線を前記列選択
線および予備列選択線により選択するようにする。

上記ＤＲＡＭにおいて、正常ビットに対応した列アドレ
スか列デコーダＣＤに入力する時は、列デコーダＣＤの
出力がノアゲートＮＧを経て列選択線に列選択信号とし
て供給される。この時、予備の列デコーダ５ＣＤＩ〜５
ＣＤ４は、不良ビットに対応した列アドレスのみあるい
はセルアレイ選択用のアドレスのみか一致するアドレス
が入力しても、その出力は非活性状態であり、オアゲ−
トＯＧの出力は非活性状態であり、予備の列選択線か選
択されることはない。これに対して、あるセルアレイの
不良ビットに対応したアドレスが入力する時は、予備の
列デコーダ５ＣＤＩ〜５ＣＤ４のいずれかの出力が活性
状態になり、オアゲートＯＧを経て予備列選択線に予備
列選択信号として供給され、不良ビットが予備列線に接
続されているビットに置き換えられるようになる。

また、この時の予備列選択線の信号が前記ノアゲートＮ
Ｇに人力し、このノアゲートＮＧの出力（列選択信号）
は非活性状態になる。この場合、予備の列デコーダ５Ｃ
ＤＩ〜５ＣＤ４の一部に、不良ビットに対応した列アド
レスのみあるいはセルアレイ選択用のアドレスのみが一
致するアドレスが入力したとしても、この一部の予備の
列デコーダの出力は非活性状態である。

上記実施例のＤＲＡＭによれば、セルアレイ毎の選択を
行うためのアドレスを加味し、各セルアレイ毎に独立に
、救済すべき不良ビットに対して置換すべき予備列線を
選択可能な列冗長回路１０を１個用いることにより、第
６図に示したように各セルアレイ毎に列デコーダを配置
したチップ構成で各セルアレイの列デコーダ毎に１個づ
つ従来の列冗長回路を設けた場合と同等の列救済率が得
られ、チップ面積の増大を抑制することが可能になる。

なお、上記実施例の列冗長回路１０を各セルアレイに共
通の列デコーダＣＤに対して複数個用いるようにすれば
、列救済率が一層向上することは勿論である。

第３図は、前記列冗長回路１０の変形例に係る列冗長回
路３０を用いた列デコーダ部を示している。即ち、第３
図中の列冗長回路３０は、セルアレイ毎の選択を行うた
めのアドレスを受けてデコードを行う２つの予備の行デ
コーダ３１および３２と、この予備の行デコーダ３１お
よび３２からのデコード出力と共に前記列アドレスを受
けてデコードを行う少なくとも２つ以上（ここでは２つ
）の予備の列デコーダ３３および３４と、この予備の列
デコーダ３３および３４の各出力の論理和をとって１本
の予備列選択線に出力する論理回路（本例ではオアゲー
トＯＧ）とを有する。不良ビットが存在する場合、上記
予備の行デコーダ３ユおよび３２は、不良ビットが存在
するセルアレイの選択に必要な行アドレスの入力時にデ
コードする回路接続となるように、予め所定のフェーズ
素子が切断されている。また、上記予備の列デコーダ３
３および３４は、予備の行デコーダ３１あるいは３２か
らのデコード出力が選択状態、がっ、不良ビットが存在
する列アドレスの入力時にデコードする回路接続となる
ように、予め所定のフェーズ素子か切断されている。こ
の場合、予備の行デコーダ３１あるいは３２が選択する
セルアレイの数は１つに限らず、２ビット分の行アドレ
ス入力のうちの上位１ビツトあるいは下位１ビツトをデ
コードするように所定のフェーズ素子を切断し、２個の
セルアレイを同時に選択するようにしてもよい。これに
より、２個のセルアレイの同じ列アドレスに不良ビット
が存在する場合には、１個の予備の列デコーダ３３ある
いは３４により２個のセルアレイの不良ビットに対する
救済選択を共通に行うことができる。

第３図中に示した列冗長回路３０によれば、第２図中に
示した列冗長回路１０に比べて、予備の列デコーダの使
用数を節約することができる。即ち、第２図中に示した
列冗長回路１０では、列デコーダＣＤの出力が与えられ
る列選択線により選択可能なセルアレイ数と同数の４個
の予備の列デコーダ５ＣＤＩ〜５ＣＤ４を必要としたが
、第３図中に示した列冗長回路３０では、予備の列デコ
ーダ（３３，３４）を上記セルアレイ数と同数を最大個
数とする任意の数とすることができる。

第４図および第５図は、それぞれ本発明の他の実施例に
係るＤＲＡＭのチップ構成のパターンレイアウトを概略
的に示しており、それぞれ前記実施例と同様に本発明を
適用することができる。即ち、第４図のパターンレイア
ウトは、第１図に示したパターンレイアウトと比べて、
パターンレイアウトの中央部に列デコーダ部（列デコー
ダおよび予備の列デコーダなど）１を設けている点が異
なり、その他は同しであるので、第１図中と対応する部
分には第１図中と同一符号を付している。

また、第５図のパターンレイアウトは、第１図に示した
パターンレイアウトを２組設けている点が異なり、その
他は同じであるので、第１図中と対応する部分には第１
図中と同一符号を付している。

なお、上記実施例は列冗長回路１０（あるいは３０）を
設けた場合を説明したが、行冗長回路を設ける場合にも
上記実施例に準じてほぼ同様に実施できることはいうま
でもない。

［発明の効果］上述したように本発明の半導体記憶装置によれば、１個
の列デコーダあるいは行デコーダにより４個以上のセル
アレイを共通に選択するようにして集積度を上げたチッ
プ構成のものに列冗長回路あるいは行冗長回路を設ける
場合、チップ面積の増大を抑制しつつ列救済率あるいは
行救済率を向上することができる。

【図面の簡単な説明】

第１図は本発明の半導体記ｔ！ｖ装置の一実施例に係る
チップ構成のパターンレイアウトを概略的に示す図、第
２図は第１図中の列デコーダ部の一例を示すブロック図
、第３図は第２図の列デコーダ部の変形例を示すブロッ
ク図、第４図および第５図はそれぞれ本発明の半導体記
憶装置の他の実施例に係るチップ構成のパターンレイア
ウトを概略的に示す図、第６図および第７図はそれぞれ
従来のＤＲＡＭにおける相異なるチップ構成のパターン
レイアウトを示す図、第８図および第９図はそれぞれ第
７図に示したチップ構成のパターンレイアウトを行うた
めに増やした一層の配線層の用い方の二通りの方式を示
す回路図、第１０図は従来のＤＲＡＭに用いられる列デ
コーダ部の一例を示す回路図である。ＡＬＩ〜ＡＬ４・・・セルアレイ、ＣＤ・・・列デコー
ダ、１０．３０・・・列冗長回路、３１．３２・・・予
備の行デコーダ、３３．３４．５ＣＤＩ〜５ＣＤ４予備
の列デコーダ、ＯＧ・・・オアゲート、（ＢＬｌ、ＢＬ
Ｉ）、（ＢＬ２、ＢＬ２）・・列線対、（ＢＬ″　ＢＬ
”）・・第２の列線対、（ＣＴＩ、ＣＴＩ）、（ＣＴ２
、ＣＴ２）・・列選択トランジスタ、（ＣＴ″　ＣＴ”
）・・・第２の列選択トランジスタ。第図第図

Claims

【特許請求の範囲】

（１）１個の列デコーダからの列選択信号が与えられる
列選択線あるいは行デコーダからの行選択信号が与えら
れる行選択線により４個以上の複数個のセルアレイの列
線あるいは行線を共通に選択するチップ構成を採用し、
上記各セルアレイにそれぞれ設けられた不良ビット救済
用の予備列線あるいは予備行線を選択するための列冗長
回路あるいは行冗長回路を設けた半導体記憶装置におい
て、上記列冗長回路あるいは行冗長回路は、フェーズ素子群
を備えたプログラマブルアドレスデコーダからなる予備
のデコーダにより、列アドレスあるいは行アドレスと共
にセルアレイ毎の選択を行うためのアドレスを受けてデ
コードを行い、前記各セルアレイの予備列線あるいは予
備行線を選択するために共通に設けられた予備列選択線
あるいは予備行選択線を選択することを特徴とする半導
体記憶装置。
（２）請求項１記載の半導体記憶装置において、前記列
冗長回路あるいは行冗長回路は、前記複数個のセルアレ
イ数と同数の予備のデコーダと、この複数個の予備のデ
コーダの各出力の論理和をとって１本の予備列選択線あ
るいは予備行選択線に出力する論理回路とを有すること
を特徴とする半導体記憶装置。
（３）請求項１記載の半導体記憶装置において、前記列
冗長回路あるいは行冗長回路は、セルアレイ毎の選択を
行うためのアドレスを受けてデコードを行う第１の予備
のデコーダと、この第１の予備のデコーダからのデコー
ド出力と共に前記列アドレスあるいは行アドレスを受け
てデコードを行う少なくとも２つ以上の第２の予備のデ
コーダと、この第２の予備のデコーダの各出力の論理和
をとって１本の予備列選択線あるいは予備行選択線に出
力する論理回路とを有することを特徴とする半導体記憶
装置。
（４）請求項１記載の半導体記憶装置において、前記列
選択線は、前記複数個のセルアレイ上に共通に形成され
ると共に各セルアレイの列線に平行に設けられ、この列
線の選択を行うことを特徴とする半導体記憶装置。
（５）請求項１記載の半導体記憶装置において、前記列
選択線は、前記複数個のセルアレイ上に共通に形成され
ると共に各セルアレイの第１の列線に平行に設けられて
いる第２の列線の選択を行うことを特徴とする半導体記
憶装置。