JPH01138745A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01138745A JPH01138745A JP62298252A JP29825287A JPH01138745A JP H01138745 A JPH01138745 A JP H01138745A JP 62298252 A JP62298252 A JP 62298252A JP 29825287 A JP29825287 A JP 29825287A JP H01138745 A JPH01138745 A JP H01138745A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、オフセットゲート型
の高耐圧ＣＭＯ３）ランジスタの構造に関する。
の高耐圧ＣＭＯ３）ランジスタの構造に関する。
従来よりＣＭＯＳトランジスタを高耐圧化するためには
ドレイン・ゲート間にオフセット抵抗を設ける方法が用
いられている。従来のオフセット・ゲート型ＣＭＯ８の
断面図を第４図に示す。
ドレイン・ゲート間にオフセット抵抗を設ける方法が用
いられている。従来のオフセット・ゲート型ＣＭＯ８の
断面図を第４図に示す。
１９は高耐圧ＰチャネルＭＯ３）ランジスタであリ、そ
のドレイン・ゲート間にＰ型オフセット抵抗領域１６を
有する。２０は高耐圧Ｎチャネルトランジスタであり、
そのドレイン・ゲート間にＮ型オフセット抵抗領域１８
を有する。
のドレイン・ゲート間にＰ型オフセット抵抗領域１６を
有する。２０は高耐圧Ｎチャネルトランジスタであり、
そのドレイン・ゲート間にＮ型オフセット抵抗領域１８
を有する。
次に第５図（ａ）〜（ｃ）を参照して従来のオフセット
ゲート型ＣＭＯ３）ランジスタの製造方法を説明する。
ゲート型ＣＭＯ３）ランジスタの製造方法を説明する。
まず第５図（ａ）に示すようにＮ型基板１上にＰウェル
２を形成し、チャネルストッパー３を形成するためのイ
オン注入なＰウェル２の外周に施した後、選択酸化を行
いチャネルストッパー３およびフィールド酸化膜４を形
成する。ゲート酸化膜５を数十ｎｍつけた後、ポリシリ
コン（多結晶シリコン）を基板全面に数百ｎｍ成長させ
、ドライエツチングによりポリシリコンゲート６を形成
する。次にＰ型オフセット抵抗用フォトレジスト１５で
ＮチャネルＭＯ８領域をおおい、Ｐ型不純物をイオン注
入し、Ｐ型オフセット抵抗１６を形成する。
２を形成し、チャネルストッパー３を形成するためのイ
オン注入なＰウェル２の外周に施した後、選択酸化を行
いチャネルストッパー３およびフィールド酸化膜４を形
成する。ゲート酸化膜５を数十ｎｍつけた後、ポリシリ
コン（多結晶シリコン）を基板全面に数百ｎｍ成長させ
、ドライエツチングによりポリシリコンゲート６を形成
する。次にＰ型オフセット抵抗用フォトレジスト１５で
ＮチャネルＭＯ８領域をおおい、Ｐ型不純物をイオン注
入し、Ｐ型オフセット抵抗１６を形成する。
次に、第５図（ｂ）に示すように、Ｎ型オフセット抵抗
用フォトレジスト１７でＰチャネルＭＯ３領域をおおい
、Ｎ型不純物をイオン注入し、Ｎ型オフセット抵抗１８
を形成する。
用フォトレジスト１７でＰチャネルＭＯ３領域をおおい
、Ｎ型不純物をイオン注入し、Ｎ型オフセット抵抗１８
を形成する。
次に第５図（Ｃ）に示すようにＮ型ソース・ドレイン領
域８およびＰ型ソース・ドレイン領域９を形成する。
域８およびＰ型ソース・ドレイン領域９を形成する。
最後に、ＰＳＧ膜１膜製０積し、コンタクトホールをあ
け、アルミニウム配線１１を施すと、従来の高耐圧Ｐチ
ャネルＭＯ８）ランジスタ１９およびＮチャネルＭＯ８
）ランジスタ２０が完成する（第４図）。
け、アルミニウム配線１１を施すと、従来の高耐圧Ｐチ
ャネルＭＯ８）ランジスタ１９およびＮチャネルＭＯ８
）ランジスタ２０が完成する（第４図）。
上述した従来のオフセラトゲ−） 型ＣＭＯ３を形成す
るためには、Ｐ型オフセット抵抗用フォトレジスト１５
およびＮ型オフセット抵抗用フォトレジスト１７を用い
ているため、フォトレジストを２回形成する必要があり
、またオフセット抵抗用のイオン注入も２回行わなけれ
ばならず、工程が増えるという欠点があった。
るためには、Ｐ型オフセット抵抗用フォトレジスト１５
およびＮ型オフセット抵抗用フォトレジスト１７を用い
ているため、フォトレジストを２回形成する必要があり
、またオフセット抵抗用のイオン注入も２回行わなけれ
ばならず、工程が増えるという欠点があった。
本発明によれば、一導電型の半導体基板と、半導体基板
の一主面に形成された他の導電型の半導体層と、半導体
基板と半導体層の接合部の一主面側の領域を覆って形成
された他の導電型のチャンネルストッパ領域と、半導体
基板の一主面に設けられた他の導電型の第１の半導体領
域と、半導体基板の一主面に第１の半導体領域と接して
設けられた他の導電型の高濃度の第２の半導体領域と、
第１の半導体領域上に設けられた第１の絶縁膜と、第１
の半導体領域を挟んで第２の半導体領域とは反対側の半
導体基板の一主面上に一主面と接して設けられたゲート
絶縁膜と、ゲート絶縁膜及び第１の絶縁膜上に設けられ
たゲート電極と、ゲート電極を挟んで第２の半導体領域
とは反対側の半導体基板の一主面に設けられた他の導電
型の高濃度の第３の半導体領域と、半導体層に形成され
た一導電型の絶縁ゲート型電界効果トランジスタと、チ
ャンネルストッパ領域上に設けられメ１の絶縁膜と同じ
材料で構成される第２の絶縁膜とを有する半導体装置が
得られる。
の一主面に形成された他の導電型の半導体層と、半導体
基板と半導体層の接合部の一主面側の領域を覆って形成
された他の導電型のチャンネルストッパ領域と、半導体
基板の一主面に設けられた他の導電型の第１の半導体領
域と、半導体基板の一主面に第１の半導体領域と接して
設けられた他の導電型の高濃度の第２の半導体領域と、
第１の半導体領域上に設けられた第１の絶縁膜と、第１
の半導体領域を挟んで第２の半導体領域とは反対側の半
導体基板の一主面上に一主面と接して設けられたゲート
絶縁膜と、ゲート絶縁膜及び第１の絶縁膜上に設けられ
たゲート電極と、ゲート電極を挟んで第２の半導体領域
とは反対側の半導体基板の一主面に設けられた他の導電
型の高濃度の第３の半導体領域と、半導体層に形成され
た一導電型の絶縁ゲート型電界効果トランジスタと、チ
ャンネルストッパ領域上に設けられメ１の絶縁膜と同じ
材料で構成される第２の絶縁膜とを有する半導体装置が
得られる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。
１２は本発明の高耐圧ＰチャネルＭＯ８）ランジスタで
あり、１３は高耐圧ＮチャネルＭＯＳトランジスタであ
る。
あり、１３は高耐圧ＮチャネルＭＯＳトランジスタであ
る。
次に、本実施例の製造方法を第２図（ａ）〜（ｄ）及び
第１図を用いて説明する。Ｎ型基板１にＰウェル２を拡
散する（第２図（ａ））。
第１図を用いて説明する。Ｎ型基板１にＰウェル２を拡
散する（第２図（ａ））。
次に、チャンネルストッパー３を形成するためのイオン
注入なＰウェル２の外周に施す。この時、Ｐ型ＭＯ８）
ランジスタのオフセット抵抗領域にもイオン注入を行う
。その後、選択酸化を行うことにより、チャンネルスト
ッパー３、チャンネルストッパー層と同時に形成された
Ｐ型オフセット抵抗１４およびフィールド酸化膜４が形
成される（第２図（ｂ））。
注入なＰウェル２の外周に施す。この時、Ｐ型ＭＯ８）
ランジスタのオフセット抵抗領域にもイオン注入を行う
。その後、選択酸化を行うことにより、チャンネルスト
ッパー３、チャンネルストッパー層と同時に形成された
Ｐ型オフセット抵抗１４およびフィールド酸化膜４が形
成される（第２図（ｂ））。
次に、ゲート酸化膜５を数十ｎｍつけた後、ポリシリコ
ン（多結晶シリコン）を基板全面に数百ｎｍ成長させ、
ドライエツチングによりポリシリコンゲート６を形成す
る。次にフィールド酸化膜４とポリシリコンゲート６を
マスクとしてＮ型不純物をイオン注入し、全面イオン注
入によるＮ型オフセット抵抗７を形成する（第２図（Ｃ
））。
ン（多結晶シリコン）を基板全面に数百ｎｍ成長させ、
ドライエツチングによりポリシリコンゲート６を形成す
る。次にフィールド酸化膜４とポリシリコンゲート６を
マスクとしてＮ型不純物をイオン注入し、全面イオン注
入によるＮ型オフセット抵抗７を形成する（第２図（Ｃ
））。
さらにＮ型ソース・ドレイン領域８およびＰ型ソース・
ドレイン領域９を形成する（第２図（ｄ））。
ドレイン領域９を形成する（第２図（ｄ））。
最後に、ＰＳＧ膜１０を堆積し、フンタクトホールをあ
け、アルミ配線１１を施すと、第１図に示すオフセット
ゲート型ＣＭＯ８）ランジスタが完成する。
け、アルミ配線１１を施すと、第１図に示すオフセット
ゲート型ＣＭＯ８）ランジスタが完成する。
第３図は本発明の他の実施例の断面図である。
２４は他の実施例の高耐圧ＰチャネルＭＯ８）ランジス
タ、２５は他の実施例の高耐圧ＮチャネルＭＯ８）ラン
ジスタである。２６は低耐圧Ｐチャネルトランジスタ、
２７は低耐圧Ｎチャネルトランジスタである。
タ、２５は他の実施例の高耐圧ＮチャネルＭＯ８）ラン
ジスタである。２６は低耐圧Ｐチャネルトランジスタ、
２７は低耐圧Ｎチャネルトランジスタである。
この実施例では高耐圧ＣＭＯ８）ランジスタの耐圧をさ
らに高くするために厚さ約１１００ｎの厚い高耐圧ＣＭ
ＯＳ用ゲート酸化膜２１を用い、高耐圧ＰチャネルＭＯ
８）ランジスタのドレインにはＰ型紙濃度拡散領域２２
を設け、高耐圧ＮチャネルＭＯ３）ランジスタのドレイ
ンにはＮ型低濃度拡散領域２３を設けている。
らに高くするために厚さ約１１００ｎの厚い高耐圧ＣＭ
ＯＳ用ゲート酸化膜２１を用い、高耐圧ＰチャネルＭＯ
８）ランジスタのドレインにはＰ型紙濃度拡散領域２２
を設け、高耐圧ＮチャネルＭＯ３）ランジスタのドレイ
ンにはＮ型低濃度拡散領域２３を設けている。
以上説明したように、本発明は、高耐圧ＰチャネルＭＯ
３）ランジスタのオフセット抵抗をＮチャネルＭＯＳト
ランジスタのチャンネルストッパ形成と同一工程でフィ
ールド酸化膜の下部に設けることにより、イオン注入工
程を１回、ホトレジスト形成工程を２回低減できる効果
がある。
３）ランジスタのオフセット抵抗をＮチャネルＭＯＳト
ランジスタのチャンネルストッパ形成と同一工程でフィ
ールド酸化膜の下部に設けることにより、イオン注入工
程を１回、ホトレジスト形成工程を２回低減できる効果
がある。
また他の実施例に示したように若干の工程を追加するだ
けで従来の技術と同程度の工程数でさらに耐圧の高いオ
フセットゲート型ＣＭＯ３を形成できる効果がある。
けで従来の技術と同程度の工程数でさらに耐圧の高いオ
フセットゲート型ＣＭＯ３を形成できる効果がある。
なお実施例ではＮ型基板上に形成したＣＭＯＳｌ・ラン
ジスタについて説明したが、Ｐ型基板上に形成した０Ｍ
Ｏ３）ランジスタについても極性を反転させるだけで本
発明が適用でき、同様の効果が得られる。
ジスタについて説明したが、Ｐ型基板上に形成した０Ｍ
Ｏ３）ランジスタについても極性を反転させるだけで本
発明が適用でき、同様の効果が得られる。
第１図は本発明の一実施例のオフセットゲート型ＣＭＯ
Ｓトランジスタの断面図、第２図（ａ）〜（ｄ）は第１
図に示した一実施例の半導体装置の製造プロセスの主な
工程を示す断面図、第３図は本発明の他の実施例の半導
体装置の断面図、第４図は従来のオフセットゲート型Ｃ
ＭＯ８）ランジスタの断面図、第５図（ａ）〜（ｃ）は
第３図に示した従来の半導体装置の製造プロセスの主な
工程を示す断面図である。 １・・・・・・Ｎ型基板、２・・・・・・Ｐウェル、３
・・・・・・チャンネルストッパー、４・・・・・・フ
ィールド酸化膜、５・・・・・・ゲート酸化膜、６・・
・・・・ポリシリコンゲート、７・・・・・・全面イオ
ン注入によるＮ型オフセット抵抗、８・・・・・・Ｎ型
ソース・ドレイン領域、９・・・・・・Ｐ型ソース・ド
レイン領域、１０・・・・・・ＰＳＧ膜、１１・・・・
・・アルミ配線、１２・・・・・・高圧ＰチャネルＭＯ
８）ランジスタ、１３・・・・・・高圧ＮチャネルＭＯ
Ｓトランジスタ、１４・・・・・・チャンネルストッパ
ー層を用いたＰ型オフセット抵抗、１５・・・・・・Ｐ
型オフセット抵抗用フォトレジスト、１６・・・・・・
Ｐ型オフセット抵抗、１７・・・・・・Ｎ型オフセット
抵抗用フォトレジスト、１８・・・・・・Ｎ型オフセッ
ト抵抗、１９・・・・・・従来の高圧ＰチャネルＭＯ８
＋−ランジスタ、２０・・・・・・従来の高圧Ｎチャネ
ルトランジスタ、２１・・・・・・高圧０ＭＯ８用ゲー
ト酸化膜、２２・・・・・・Ｐ型低濃度拡散領域、２３
・・・・・・Ｎ型低濃度拡散領域、２４・・・・・・高
圧ＰチャネルＭＯ８）ランジスタ、２５・・・・・・高
圧ＮチャネルＭＯ３）ランジスタ、２６・・・・・・低
圧ＰチャネルＭＯ３）ランジスタ、２７・・・・・・低
圧ＮチャネルＭＯ８）ランジスタ。 代理人 弁理士 内 原 晋 、不 認 ぜ 憤（ リ イ
Ｓトランジスタの断面図、第２図（ａ）〜（ｄ）は第１
図に示した一実施例の半導体装置の製造プロセスの主な
工程を示す断面図、第３図は本発明の他の実施例の半導
体装置の断面図、第４図は従来のオフセットゲート型Ｃ
ＭＯ８）ランジスタの断面図、第５図（ａ）〜（ｃ）は
第３図に示した従来の半導体装置の製造プロセスの主な
工程を示す断面図である。 １・・・・・・Ｎ型基板、２・・・・・・Ｐウェル、３
・・・・・・チャンネルストッパー、４・・・・・・フ
ィールド酸化膜、５・・・・・・ゲート酸化膜、６・・
・・・・ポリシリコンゲート、７・・・・・・全面イオ
ン注入によるＮ型オフセット抵抗、８・・・・・・Ｎ型
ソース・ドレイン領域、９・・・・・・Ｐ型ソース・ド
レイン領域、１０・・・・・・ＰＳＧ膜、１１・・・・
・・アルミ配線、１２・・・・・・高圧ＰチャネルＭＯ
８）ランジスタ、１３・・・・・・高圧ＮチャネルＭＯ
Ｓトランジスタ、１４・・・・・・チャンネルストッパ
ー層を用いたＰ型オフセット抵抗、１５・・・・・・Ｐ
型オフセット抵抗用フォトレジスト、１６・・・・・・
Ｐ型オフセット抵抗、１７・・・・・・Ｎ型オフセット
抵抗用フォトレジスト、１８・・・・・・Ｎ型オフセッ
ト抵抗、１９・・・・・・従来の高圧ＰチャネルＭＯ８
＋−ランジスタ、２０・・・・・・従来の高圧Ｎチャネ
ルトランジスタ、２１・・・・・・高圧０ＭＯ８用ゲー
ト酸化膜、２２・・・・・・Ｐ型低濃度拡散領域、２３
・・・・・・Ｎ型低濃度拡散領域、２４・・・・・・高
圧ＰチャネルＭＯ８）ランジスタ、２５・・・・・・高
圧ＮチャネルＭＯ３）ランジスタ、２６・・・・・・低
圧ＰチャネルＭＯ３）ランジスタ、２７・・・・・・低
圧ＮチャネルＭＯ８）ランジスタ。 代理人 弁理士 内 原 晋 、不 認 ぜ 憤（ リ イ
Claims (1)
- 一導電型の半導体基板と、該半導体基板の一主面に形
成された他の導電型の半導体層と、前記半導体基板と前
記半導体層と接合部の前記一主面の領域を覆って形成さ
れた前記他の導電型のチャンネルストッパ領域と、前記
半導体基板の前記一主面に設けられた前記他の導電型の
第１の半導体領域と、前記半導体基板の前記一主面に前
記第１の半導体領域と接して設けられた前記他の導電型
の高濃度の第２の半導体領域と、前記第１の半導体領域
上に設けられた第１の絶縁膜と、該第１の半導体領域を
挟んで前記第２の半導体領域とは反対側の前記半導体基
板の前記一主面上に前記一主面と接して設けられたゲー
ト絶縁膜と、該ゲート絶縁膜及び前記第１の絶縁膜上に
設けられたゲート電極と、該ゲート電極を挟んで前記第
２の半導体領域とは反対側の前記半導体基板の前記一主
面に設けられた前記他の導電型の高濃度の第３の半導体
領域と、前記半導体層に形成された前記一導電型の絶縁
ゲート型電界効果トランジスタと、前記チャンネルスト
ッパ領域上に設けられ前記第１の絶縁膜と同じ材料で構
成される第２の絶縁膜とを有することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298252A JP2605757B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298252A JP2605757B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138745A true JPH01138745A (ja) | 1989-05-31 |
| JP2605757B2 JP2605757B2 (ja) | 1997-04-30 |
Family
ID=17857214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298252A Expired - Lifetime JP2605757B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605757B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541435A (en) * | 1992-05-12 | 1996-07-30 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
| JP2010023520A (ja) * | 2004-11-15 | 2010-02-04 | Polaroid Corp | 熱応答補正システム |
| US11467514B2 (en) | 2019-03-15 | 2022-10-11 | Canon Kabushiki Kaisha | Image forming apparatus and image forming system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5666071A (en) * | 1979-11-01 | 1981-06-04 | Fujitsu Ltd | Manufacture of complementary type mis semiconductor device |
| JPS5780759A (en) * | 1980-11-07 | 1982-05-20 | Seiko Epson Corp | Complementary connection insulated gate type field effect transistor integrated circuit |
-
1987
- 1987-11-25 JP JP62298252A patent/JP2605757B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5666071A (en) * | 1979-11-01 | 1981-06-04 | Fujitsu Ltd | Manufacture of complementary type mis semiconductor device |
| JPS5780759A (en) * | 1980-11-07 | 1982-05-20 | Seiko Epson Corp | Complementary connection insulated gate type field effect transistor integrated circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541435A (en) * | 1992-05-12 | 1996-07-30 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
| JP2010023520A (ja) * | 2004-11-15 | 2010-02-04 | Polaroid Corp | 熱応答補正システム |
| US11467514B2 (en) | 2019-03-15 | 2022-10-11 | Canon Kabushiki Kaisha | Image forming apparatus and image forming system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605757B2 (ja) | 1997-04-30 |
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