JPH10214907A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10214907A
JPH10214907A JP10011471A JP1147198A JPH10214907A JP H10214907 A JPH10214907 A JP H10214907A JP 10011471 A JP10011471 A JP 10011471A JP 1147198 A JP1147198 A JP 1147198A JP H10214907 A JPH10214907 A JP H10214907A
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JP
Japan
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oxide film
region
semiconductor device
dmos
manufacturing
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JP10011471A
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English (en)
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Jungaku Ri
淳 學 李
Shoki Zen
昌 基 全
Choruju Kin
チョル 重 金
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】高耐圧用トランジスタと低電圧トランジスタが
集積化されている半導体装置の駆動信頼性を高める半導
体装置およびその製造方法を提供する。 【解決手段】本発明は半導体装置およびその製造方法に
係り、一つの基板にＤＭＯＳ、ＣＭＯＳ、バイポーラト
ランジスタすべてを有している本発明に従う半導体装置
においては各トランジスタを素子分離層とその上に形成
されている部分酸化膜とで分離し、ＤＭＯＳ領域の絶縁
膜の厚さとＣＭＯＳ領域の絶縁膜の厚さを異なるように
形成し、部分酸化膜上にポリシリコン抵抗素子を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、ＤＭＯＳ（Double diffusedMOS）ト
ランジスタ、ＣＭＯＳトランジスタおよびバイポーラト
ランジスタを１基板に集積した半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】現代の技術は単一の基板内に各種の素子
を同時に形成することにより、比較的低廉で信頼度が高
い小型の集積素子を得ることに主力を注いでいる。航空
機や宇宙航行体等のような重さおよび空間が極度に制限
された場合において多くの回路の機能を小さい空間に密
集させることが必要であり、情報の蓄積および高速処理
において応答時間と回路との間の信号伝達時間を減少さ
せるのに集積素子は大きい利点を有する。最近では集積
回路の応用が家電製品の領域にまで及んでいる。
【０００３】図１４は従来技術による半導体装置を示す
断面図である。
【０００４】図１４に示すように、従来の技術に従う半
導体装置はＰ-型基板１００上に形成されている多数の
ドーピングされた領域とその上に形成された絶縁層およ
び配線からなっている。そして、半導体装置は三つのト
ランジスタ領域、すなわちバイポーラ領域、ＤＭＯＳ領
域およびＣＭＯＳ領域に分けられている。
【０００５】各トランジスタ領域は共通してＰ-型基板
１００とその上に形成されている２０μｍ厚さのＮ型エ
ピタキシャル層１２０を有しており、各トランジスタ領
域はエピタキシャル層１２０の表面からＰ-型基板１０
０まで延長されているＰ+素子分離領域１７０により分
離されている。
【０００６】エピタキシャル層１２０の表面は多数の接
触孔を有している酸化膜１５０で覆われている。
【０００７】バイポーラトランジスタ領域においては基
板１００とエピタキシャル層１２０との間にＮ+埋没層
１１０が形成されており、Ｎ+シンク領域１４０がエピ
タキシャル層１２０の表面から埋没層１１０に至る部分
にまで垂直に形成されている。シンク領域１４０の内側
に位置するエピタキシャル層１２０内にはＰ-型ベース
１２２が形成されており、Ｐ-型ベース１２２内にはＮ+
エミッタ領域１２８とＰ+型ベース領域１２７が形成さ
れている。上部には酸化膜１５０が形成されており、エ
ミッタ領域１２８とベース領域１２７上部の酸化膜１５
０は除去され金属層が形成されていてエミッタ電極Ｅと
ベース電極Ｂをなす。
【０００８】ＤＭＯＳ素子領域においては基板１００上
部にＮ+埋没層１１０が形成されており、埋没層１１０
上部にＮ型エピタキシャル層１２０が形成されており、
Ｎ型エピタキシャル層１２０内にＰ型ウェル１２３が形
成されており、その内部にはＮ型ソース領域１２４が形
成されている。Ｎ+シンク領域１４０がエピタキシャル
層１２０表面からＮ+埋没層１１０に至る部分にまで垂
直に形成されており、Ｎ+シンク領域１４０上部にはド
レイン電極Ｄが形成されている。ソース領域１２４上部
にはソース電極Ｓが形成されており、ソース電極Ｓの間
のエピタキシャル層１２０表面にはゲート酸化膜１６１
が形成されており、その上にゲート電極Ｇが形成されて
いる。
【０００９】ＣＭＯＳ領域はＮＭＯＳ領域とＰＭＯＳ領
域とに分けられており、二つの領域にはＮチャンネルＭ
ＯＳトランジスタとＰチャンネルＭＯＳトランジスタが
それぞれ形成されている。ＮＭＯＳ領域のエピタキシャ
ル層１２０内部にはＰ型ウェル１２１が形成されてお
り、Ｐ型ウェル１２１内部にはＮ型ソース１２５とドレ
イン１２６が形成されている。ＰＭＯＳ領域にはエピタ
キシャル層１２０内にＰ型ソース１２９とドレイン１３
０が形成されている。ソース電極Ｓとドレイン電極Ｄが
ソース１２５、１２９とドレイン１２６、１３０上部に
形成されている。ゲート酸化膜１６２がＮＭＯＳ領域の
ソース１２５とドレイン１２６との間のＰ型ウェル表面
とＰＭＯＳ領域のソース１２９とドレイン１３０との間
のエピタキシャル層１２０表面に形成されており、ゲー
ト電極Ｇがその上に形成されている。ＣＭＯＳ領域のゲ
ート酸化膜１６２はＤＭＯＳ領域のゲート酸化膜１６１
と同一の工程で形成されるので、二つの領域の酸化膜の
厚さは同一である。
【００１０】図１４に示す従来の半導体装置においては
抵抗素子を別途に形成しなければならないので、工程が
複雑になる。また、各トランジスタにおける酸化膜の厚
さが同一であるため、異なる耐圧を有するトランジスタ
の駆動において信頼性を確保するのが困難である。
【００１１】
【発明の目的】本発明は前記従来の問題点を解決するた
めのものであって、その目的は、高耐圧用トランジスタ
と低電圧トランジスタが集積化されている半導体装置の
駆動信頼性を高める半導体装置およびその製造方法を提
供することにある。
【００１２】さらに、本発明の目的は、半導体装置と抵
抗素子を一緒に形成することにより半導体製造工程を単
純化することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明においてはゲート絶縁膜の厚さを２元化し、
各トランジスタを分離する部分酸化膜の上部にポリシリ
コン抵抗素子を形成する。
【００１４】一つの基板にＤＭＯＳ、ＣＭＯＳトランジ
スタを有している本発明による半導体装置においては各
トランジスタを素子分離層とその上に形成されている部
分酸化膜とで分離し、ＤＭＯＳ領域の絶縁膜の厚さとＣ
ＭＯＳ領域の絶縁膜の厚さを異なるように形成し、部分
酸化膜上にポリシリコン抵抗素子を形成する。
【００１５】前記半導体装置を製造するためには異なる
厚さを有する絶縁膜を形成する。そして、絶縁膜と部分
酸化膜上に１層のポリシリコン層をパターニングし選択
的にドーピングすることにより、高濃度でドーピングさ
れた部分をゲート電極に用い、ドーピングされていない
か低濃度でドーピングされた部分を抵抗に用いることが
できるように形成する。
【００１６】
【発明の実施の形態】以下、本発明の好ましい実施例を
添付図面に基づいて詳細に説明する。
【００１７】図１ないし図１３を参照して本発明の実施
例に従う半導体装置の製造方法について説明する。
【００１８】図１に示すように、Ｐ型基板１０はＤＭＯ
Ｓ、ＣＭＯＳ、バイポーラトランジスタ領域Ｄ，Ｃ，Ｂ
に分けられ、各トランジスタ領域を分離する素子分離領
域Ｉが各トランジスタ領域の間にある。そして、ＣＭＯ
Ｓ領域はさらにＰＭＯＳトランジスタ領域ＰとＮＭＯＳ
トランジスタ領域Ｎとに分けられる。
【００１９】まず、基板１０上に薄い酸化膜２００を形
成し、酸化膜２００上に１層のフォトレジスト９０を塗
布しＤＭＯＳ領域Ｄ、ＰＭＯＳ領域Ｐ、バイポーラ領域
Ｂ上部のフォトレジストを除去した後、Ｎ型イオンを１
０15dose/cm2濃度で注入する（図１参照）。その後、フ
ォトレジスト９０を除去し拡散してＮ+埋没層２１、２
２、２３を形成する。
【００２０】さらに、フォトレジスト９１を塗布し素子
分離領域ＩとＮＭＯＳ領域Ｎのフォトレジストを除去
し、Ｐ型イオンを１０14dose/cm2以上に注入した後（図
２参照）、フォトレジスト９１を除去し拡散してＰ+底
領域３１、３２を形成する。
【００２１】次に、薄い酸化膜２００を除去し、Ｎ型エ
ピタキシャル層３００を厚さ６〜１４μｍ、比抵抗１．
３〜２．０Ω-cm程度に形成する。エピタキシャル層３
００上に５０〜１０００Å程度の酸化膜２１０を成長さ
せ５００〜３０００Åの窒化膜４００をその上に蒸着す
る。窒化膜４００上に１層のフォトレジスト９２を塗布
した後、ＤＭＯＳ領域Ｄのエッジのフォトレジスト９２
と窒化膜４００および酸化膜２１０をフォトエッチング
工程で除去してエピタキシャル層３００を露出させる。
そして、酸化塩化リン（ＰＯＣｌ3）をエピタキシャル
層３００内部に沈積させてＮ+型シンク領域３１０をＤ
ＭＯＳ領域Ｄを取り囲むように形成する（図３参照）。
【００２２】次に、フォトレジストパターン９２、窒化
膜４００、酸化膜２１０を除去し再び酸化膜２２０を形
成する。
【００２３】酸化膜２２０上にフォトレジスト９３を塗
布しＮＭＯＳ領域Ｎと素子分離領域Ｉのフォトレジスト
を除去しＰ型イオンを１０12〜１０13dose/cm2濃度で注
入した後（図４参照）、フォトレジスト９３を除去す
る。
【００２４】フォトレジスト９４をさらに塗布した後、
ＰＭＯＳ領域Ｐのフォトレジストを除去し、Ｎ型イオン
を１０12〜３Ｘ１０13dose/cm2程度に注入する（図５参
照）。
【００２５】次に、フォトレジスト９４を除去し、Ｐ型
イオンとＮ型イオンを同時に拡散させると、ＣＭＯＳ領
域ＣのＰウェル３２２、Ｎウェル３３０および素子分離
層３２１が形成される。この段階において形成された素
子分離層３２１によりＤＭＯＳ領域ＤとＣＭＯＳ領域Ｃ
とバイポーラトランジスタ領域Ｂとがそれぞれ区分され
る。
【００２６】その後、酸化膜２２０上に窒化膜（図示省
略）を蒸着し、ＤＭＯＳ領域Ｄのアクティブ領域Ａとシ
ンク領域３１０の上部、ＣＭＯＳ領域Ｃのウェル３２
２、３３０上部、およびバイポーラ領域Ｂのアクティブ
領域上部の酸化膜２２０をフォトエッチングを通じて残
し、選択酸化工程（ＬＯＣＯＳ；localized oxidationo
f silicon)を通じて厚い酸化膜２３０、２３２、２３
１、２３３を成長させる。この厚い酸化膜２３０、２３
２、２３１、２３３はそれぞれ素子の境界部になる素子
分離層３２１の上部、ＤＭＯＳ領域のアクティブ領域と
シンク領域３１０との間のエピタキシャル層３００、Ｃ
ＭＯＳ領域ＣのＮＭＯＳ（Ｎ）とＰＭＯＳ（Ｐ）との境
界部のエピタキシャル層３００、バイポーラ領域Ｂにお
ける中間のエピタキシャル層３００に形成される。その
後、窒化膜を除去する（図６参照）。このとき、ＤＭＯ
Ｓ領域の厚い酸化膜２３２は高耐圧の特性のために形成
したものであり、ＣＭＯＳ領域ＣのＮＭＯＳ領域とＰＭ
ＯＳ領域との間に形成されている厚い酸化膜２３１と各
トランジスタ領域の間の厚い酸化膜２３０は各素子の特
性が区分付けられるようにするために形成したものであ
る。
【００２７】その後、ＤＭＯＳ領域Ｄとバイポーラ領域
Ｂ上のフォトレジスト（図示省略）を残し、残りの部分
の酸化膜２２０を除去した後、フォトレジストを除去し
再び酸化膜を成長させると、ＤＭＯＳ領域Ｄ表面の酸化
膜２２０の厚さが新たに形成されたＣＭＯＳ領域Ｃの酸
化膜２２１の厚さより厚くなる（図７参照）。酸化膜の
厚さが厚いほど耐圧特性が向上されるが、このような段
階を経て酸化膜の厚さを２元化することにより、高耐圧
用素子と低耐圧用素子とを同時に駆動することができ
る。ここで、バイポーラ領域Ｂ上部の酸化膜２２０の厚
さは素子の特性と関係がないので、ＤＭＯＳ領域Ｄの酸
化膜２２０と同一の工程で形成することができ、ＣＭＯ
Ｓ領域のように新たに酸化膜を形成することができる。
【００２８】図８に示すように、酸化膜２２０、２２１
上にポリシリコン５００を２０００〜６０００Å厚さで
蒸着し、その上にフォトレジスト９５を形成した後、フ
ォトエッチングでパターンを形成する。このパターン９
５をマスクにしてポリシリコン５００をエッチングして
ＤＭＯＳ領域Ｄの一部の酸化膜２２０とバイポーラ領域
Ｂの厚い酸化膜２３０、２３３の間を露出させ、素子分
離層３２１上の厚い酸化膜２３０上に抵抗素子５１１、
５１２を形成する。フォトレジストパターン９５をマス
クにしてＤＭＯＳ領域とバイポーラ領域のエピタキシャ
ル層３００にＰ型イオンを１０13〜９Ｘ１０13dose/cm2
濃度で注入し（図８参照）、フォトレジスト９５を除去
する。
【００２９】かかる過程以後、化学気相蒸着法で低温酸
化膜(LTO film；low temperature oxide film)６００を
蒸着し、イオン拡散を通じてＤＭＯＳ領域Ｄの厚い酸化
膜２３２で取り囲んだウェル３４１とバイポーラ領域Ｂ
のベース３４２を形成する。そして、ＤＭＯＳ領域Ｄの
ウェル３４１とバイポーラ領域Ｂのベース３４２を形成
する。そして、ＤＭＯＳ領域Ｄのウェル３４１とバイポ
ーラ領域Ｂのベース３４２上部と抵抗パターン５１１、
５１２上部の低温酸化膜６００のみを残し、低温酸化膜
６００を除去する。露出されたポリシリコン層５００に
は酸化塩化リン（ＰＯＣｌ3）を沈積させてＮ型で高濃
度ドーピングする。このとき、抵抗パターン５１１、５
１２の上部は低温酸化膜６００で覆われているため、ド
ーピングされない。すなわち、抵抗パターン５１１、５
１２はドーピングされたポリシリコン層５００に比べ低
い電荷移動度を有するようになり抵抗値が大きくなる
（図９参照）。
【００３０】次に、残っている低温酸化膜６００を除去
し、ドーピングされたポリシリコン５００をゲート５２
１、５２２、５２３になる部分、すなわちＤＭＯＳ領域
Ｄの厚い酸化膜２３２からＰウェル３４１のエッジに至
る部分とＣＭＯＳ領域Ｃの各ウェル３２２、３３０の中
央にのみ残す（図１０参照）。
【００３１】酸化膜工程を再実施してゲート５２１、５
２２、５２３と抵抗パターン５１１、５１２上に酸化膜
２４０、２４１、２４２を形成する。そして、１層のフ
ォトレジスト９６を塗布してＤＭＯＳ領域Ｄの中央と抵
抗パターン５１１、５１２、ＰＭＯＳ領域Ｐ、バイポー
ラ領域Ｂのベース３４２の一部上にのみフォトレジスト
９６を残し、残りは除去する。フォトレジストパターン
９６をマスクにしてＮ型イオンを１０15〜２Ｘ１０16do
se/cm2濃度で注入し（図１１参照）、拡散してＤＭＯＳ
領域Ｄのソース３５１およびドレイン３５２、ＮＭＯＳ
領域Ｎのソース３５３およびドレイン３５４、バイポー
ラ領域Ｂのエミッタ３５５およびコレクタ３５６を形成
する。
【００３２】フォトレジスト９６を除去し、さらにフォ
トレジスト９７を塗布しＤＭＯＳ領域Ｄの中央とＰＭＯ
Ｓ領域Ｐ、バイポーラ領域Ｂのベース３４２上のフォト
レジスト９７を除去した後、Ｐ型イオンを１０15〜２Ｘ
１０16dose/cm2程度に注入し（図１２参照）、拡散して
ＤＭＯＳ領域Ｄのサブコンタクト３６１とＰＭＯＳ領域
Ｐのソース３６２およびドレイン３６３とバイポーラ領
域Ｂのベース３６４を形成する。同時に抵抗パターン５
１１、５１２のうち、一つはＰ型でドーピングする。
【００３３】最後に、低温酸化膜を２０００〜１０００
０Å程度の厚さで蒸着して保護膜７００を形成し、フォ
トエッチングを通じてコンタクトホールを形成する。次
に、金属を蒸着しパターニングし、ＤＭＯＳ領域Ｄのゲ
ート５２１、ドレイン３５２およびサブコンタクト３６
１上部にそれぞれゲート電極８１１、ドレイン電極８１
２およびソース電極８１３を形成し、ＣＭＯＳ領域Ｃの
ゲート５２２、５２３、ソース３５３、３６２およびド
レイン３５４、３６３の上部にそれぞれゲート電極８２
１、８３１、ソース電極８２２、８３２およびドレイン
電極８２３、８３３を形成し、バイポーラ領域Ｂのエミ
ッタ３５５、コレクタ３５６およびベース３６４上部に
それぞれエミッタ電極８４１、コレクタ電極８４３およ
びベース電極８４２を形成する（図１３参照）。
【００３４】図１３に示すように、かかる方法で形成し
た半導体装置はＰ型基板１０上にＤＭＯＳトランジス
タ、ＣＭＯＳトランジスタおよびバイポーラトランジス
タが同時に形成されている。各トランジスタは底層３１
上部に形成されている素子分離層３２１と局部酸化法を
用いてその上に形成されている厚い酸化膜２３０により
分離されている。そして、各素子分離層３２１上の厚い
酸化膜２３０上にはポリシリコンからなる抵抗５１１、
５１２が形成されており、得ようとする抵抗値に従い適
正量のイオンがドーピングされている。
【００３５】次に、それぞれのトランジスタの構造につ
いて詳細に説明する。
【００３６】まず、ＤＭＯＳトランジスタについて説明
する。
【００３７】Ｐ型基板１０上にＮ型エピタキシャル層３
００が形成されており、基板１０とエピタキシャル層３
００との間にＮ+埋没層２１が形成されている。エピタ
キシャル層３００内部にはＰ型ウェル３４１が形成され
ている。Ｐ型ウェル３４１の内部にはＮ型ソース領域３
５１が環状に形成されており、Ｐ型ウェル３４１の中心
にはＰ型ウェル３４１より高濃度でドーピングされたＰ
型サブコンタクト３６１が形成されており、ソース領域
３５１に取り囲まれている。また、Ｎ+シンク領域３１
０がＰ型ウェル３４１を取り囲む形態でエピタキシャル
層３００内部に形成されており、下部の埋没層２１と連
結されている。シンク領域３１０内にはＮ型イオンでド
ーピングされたドレイン３５２が形成されており、シン
ク領域３１０とＰ型ウェル３４１との間には厚い酸化膜
２３２が形成されている。エピタキシャル層３００表面
にはゲート酸化膜２２０が形成されている。ポリシリコ
ンゲート８１１がソース領域３５１とドレイン領域３５
２との間のゲート酸化膜２２０上に形成されており、ゲ
ート電極８１１は酸化膜２４０で覆われている。素子の
全面には保護膜７００が覆われている。ゲート電極８１
１は保護膜７００と酸化膜２４０に形成されているコン
タクトホールを通じてゲート５２１と連結されており、
ソース電極８１３とドレイン電極８１２はそれぞれ保護
膜７００と酸化膜２２０に形成されているコンタクトホ
ールを通じてサブコンタクト３６１およびドレイン３５
２と連結されている。
【００３８】ＣＭＯＳトランジスタは厚い酸化膜２３１
により分離されているＮＭＯＳとＰＭＯＳトランジスタ
からなる。
【００３９】まず、ＮＭＯＳトランジスタの構造につい
て説明する。
【００４０】Ｐ型基板１０上にＮ型エピタキシャル層３
００が形成されており、基板１０とエピタキシャル層３
００との間にＰ+型底領域３２が形成されている。エピ
タキシャル層３００内にはＰ型ウェル３２２が底領域３
２の上部に至る部分までに形成されており、Ｐ型ウェル
３２２内部にはＮ型ソース３５３およびドレイン３５４
が形成されている。ゲート酸化膜２２１がソース３５３
とドレイン３５４との間のエピタキシャル層３００上に
形成されており、ゲート酸化膜２２１上にゲート５２２
が形成されており、その上にさらに酸化膜２４０が形成
されており、保護膜７００がその上を覆っている。ソー
ス３５３、ドレイン３５４およびゲート５２２上部には
コンタクトホールが形成されていてそれぞれ金属電極８
２２、８２３、８２１と連結される。
【００４１】次に、ＰＭＯＳトランジスタについて説明
する。
【００４２】Ｐ型基板１０上にＮ型エピタキシャル層３
００が形成されており、基板１０とエピタキシャル層３
００との間にＮ+埋没層２２が形成されている。Ｎ+埋没
層２２上部のエピタキシャル層３００内にはＮ型ウェル
３３０が形成されており、その内部にはＰ型ソース３６
２およびドレイン３６３が形成されている。ゲート酸化
膜２２１がソース３６２とドレイン３６３との間のエピ
タキシャル層３００上に形成されており、ゲート酸化膜
２２１上にはゲート５２３が形成されており、その上に
さらに酸化膜２４０が形成されており保護膜７００がそ
の上を覆っている。ソース３６２およびドレイン３６３
とゲート５２３上部にはコンタクトホールが形成されて
いてそれぞれ金属電極８３２、８３３、８３１と連結さ
れる。
【００４３】ＤＭＯＳトランジスタのゲート酸化膜２２
０がＣＭＯＳトランジスタの酸化膜２２１に比べ厚いた
め、高耐圧素子であるＤＭＯＳの耐圧特性を良くする。
【００４４】最後に、ＮＰＮバイポーラトランジスタに
ついて説明する。
【００４５】Ｐ型基板１０上にＮ型エピタキシャル層３
００が形成されており、基板１０とエピタキシャル層３
００との間にはＮ+埋没層２３が形成されている。エピ
タキシャル層３００内部にはＰ型ベース３４２が形成さ
れており、ベース３４２内にはＮ型エミッタ３５５およ
びＰ+型ベース３６４が形成されている。また、Ｎ型コ
レクタ３５６がエピタキシャル層３００内部に形成され
ており、コレクタ３５６とＰ型ベース３４２は二つの間
のエピタキシャル層３００表面に形成されている厚い酸
化膜２３３により分離されている。厚い酸化膜２３０、
２３２、２３３の間のエピタキシャル層３００表面には
酸化膜２２０が形成されており、保護膜７００が酸化膜
２２０を覆っている。エミッタ３５５とＰ+型ベース３
６４とコレクタ３５６の上部の保護膜７００と酸化膜２
２０にはコンタクトホールが形成されていてそれぞれ金
属電極８４１、８４２、８４３と連結されている。
【００４６】
【発明の効果】以上のように、本発明に従う半導体装置
においてはＤＭＯＳ、ＣＭＯＳ、バイポーラトランジス
タなどの半導体素子が１基板上に集積されており、特に
抵抗素子が半導体装置の外部に別途に形成されず、各ト
ランジスタを分離する素子分離層の上部に形成されてい
る。また、その製造方法において１層のポリシリコン層
を形成しパターニングした後、選択的にドーピングして
高濃度でドーピングされたゲートパターンと低濃度でド
ーピングされるかあるいはドーピングされない抵抗パタ
ーンを同時に形成し、ポリシリコンパターンをマスクに
してＤＭＯＳ領域ＤのＰウェルとバイポーラ領域ＢのＰ
ベースを形成する。また、ＣＭＯＳトランジスタ上部の
酸化膜とＤＭＯＳトランジスタ上部の酸化膜の厚さを異
なるようににして形成する。
【００４７】従って、工程が簡単になり、低電圧用ＣＭ
ＯＳおよびバイポーラトランジスタと高耐圧用ＤＭＯＳ
を１チップ上に同時に具現することができる。
【００４８】尚、本実施例においてはＤＭＯＳ、ＣＭＯ
Ｓ、およびバイポーラトランジスタを１基板上に集積し
た半導体装置とその製造方法について説明したが、本発
明は、ＤＭＯＳとＣＭＯＳトランジスタを１基板上に集
積した半導体装置についても実施することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法を順に示す
断面図である。
【図２】本発明による半導体装置の製造方法を順に示す
断面図である。
【図３】本発明による半導体装置の製造方法を順に示す
断面図である。
【図４】本発明による半導体装置の製造方法を順に示す
断面図である。
【図５】本発明による半導体装置の製造方法を順に示す
断面図である。
【図６】本発明による半導体装置の製造方法を順に示す
断面図である。
【図７】本発明による半導体装置の製造方法を順に示す
断面図である。
【図８】本発明による半導体装置の製造方法を順に示す
断面図である。
【図９】本発明による半導体装置の製造方法を順に示す
断面図である。
【図１０】本発明による半導体装置の製造方法を順に示
す断面図である。
【図１１】本発明による半導体装置の製造方法を順に示
す断面図である。
【図１２】本発明による半導体装置の製造方法を順に示
す断面図である。
【図１３】本発明による半導体装置の製造方法を順に示
す断面図である。
【図１４】従来の技術に従う半導体装置の断面図であ
る。
【符号の説明】
１０ 基板 ３１、３２ Ｐ+底領域 ２００ 薄い酸化膜 ２３０、２３１、２３２、２３３ 厚い酸化膜 ３００ Ｎ型エピタキシャル層 ３１０ シンク領域 ３２１ 素子分離層 ４００ 窒化膜 ５００ ポリシリコン ６００ 低温酸化膜 ７００ 保護膜

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】基板にＤＭＯＳ素子およびＣＭＯＳ素子を
    分離する分離層を形成する段階、 前記基板上に第１酸化膜を形成する段階、 前記分離層上に第２酸化膜を形成する段階、 ポリシリコン層を蒸着する段階、 前記第１酸化膜と前記第２酸化膜上にそれぞれ前記ＤＭ
    ＯＳ素子およびＣＭＯＳ素子のゲートパターンと抵抗パ
    ターンを形成するために前記ポリシリコン層をパタニン
    グする段階、 前記ゲートパターンをドーピングする段階を含む半導体
    装置の製造方法。
  2. 【請求項２】前記分離層を形成する段階は、さらにバイ
    ポーラ素子を分離する分離層を形成する段階を含む請求
    項１に記載の半導体装置の製造方法。
  3. 【請求項３】前記ＣＭＯＳ素子上部に形成されている前
    記第１酸化膜の第１部分の厚さが前記ＤＭＯＳ素子上部
    に形成されている前記第１酸化膜の第２部分の厚さと異
    なるように形成される請求項１に記載の半導体装置の製
    造方法。
  4. 【請求項４】前記ＣＭＯＳ素子上部の表面の第１酸化膜
    の一部を除去する段階と、除去した部分に酸化膜を形成
    する段階をさらに含む請求項３に記載の半導体装置の製
    造方法。
  5. 【請求項５】前記ドーピングする段階は、 第３酸化膜を蒸着する段階、 前記ゲートパターン上部の前記第３酸化膜の一部を除去
    する段階、 前記第３酸化膜をマスクにして前記ゲートパターンをド
    ーピングする段階、 前記第３酸化膜を除去する段階を含む請求項１に記載の
    半導体装置の製造方法。
  6. 【請求項６】前記ゲートパターンは酸化塩化リン（ＰＯ
    Ｃｌ3）を用いてドーピングする請求項５に記載の半導
    体装置の製造方法。
  7. 【請求項７】前記ポリシリコン層を２０００〜６０００
    Åの厚さで形成する請求項１に記載の半導体装置の製造
    方法。
  8. 【請求項８】基板内に形成され、ＤＭＯＳ素子、ＣＭＯ
    Ｓ素子を分離する分離層、 前記分離層上に形成された第１酸化膜、 前記第１酸化膜上に形成されたポリシリコン抵抗素子を
    含む半導体装置。
  9. 【請求項９】前記半導体装置はさらにバイポーラ素子を
    含み、バイポーラ素子は分離層を介してＤＭＯＳ素子お
    よびＣＭＯＳ素子から分離されている請求項８に記載の
    半導体装置。
  10. 【請求項１０】前記ＤＭＯＳ素子と前記ＣＭＯＳ素子は
    それぞれ第１および第２ゲート酸化膜を有しており、前
    記ＤＭＯＳ素子の第１ゲート酸化膜は前記ＣＭＯＳ素子
    の第２ゲート酸化膜より厚く形成される請求項８に記載
    の半導体装置。
  11. 【請求項１１】前記抵抗素子はドーピングされない請求
    項８に記載の半導体装置。
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