JPH01140807A - ディジタル信号処理用プロセッサ - Google Patents
ディジタル信号処理用プロセッサInfo
- Publication number
- JPH01140807A JPH01140807A JP29748987A JP29748987A JPH01140807A JP H01140807 A JPH01140807 A JP H01140807A JP 29748987 A JP29748987 A JP 29748987A JP 29748987 A JP29748987 A JP 29748987A JP H01140807 A JPH01140807 A JP H01140807A
- Authority
- JP
- Japan
- Prior art keywords
- coefficient
- memory
- read
- selection circuit
- coefficients
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル信号の処理を行うディジタル信号処
理用プロセッサに関し、特に、ディジタル信号の演算処
理を行う演算部における係数設定に関するものである。
理用プロセッサに関し、特に、ディジタル信号の演算処
理を行う演算部における係数設定に関するものである。
（従来の技術）
従来、この種のディジタル信号処理用プロセッサではフ
ィルタ処理等の処理をディジタル演算により実行してい
る。このティジタル演算処理により演算結果のダイナミ
ックレンジが増大した場合、ディジタル信号処理用プロ
セッサでは演算結果がプロセッサの演算レンジを超えな
い様に適当な値を乗算するスケーリング操作が頻繁に行
なわれる。
ィルタ処理等の処理をディジタル演算により実行してい
る。このティジタル演算処理により演算結果のダイナミ
ックレンジが増大した場合、ディジタル信号処理用プロ
セッサでは演算結果がプロセッサの演算レンジを超えな
い様に適当な値を乗算するスケーリング操作が頻繁に行
なわれる。
従来、このスケーリング操作は、例えば特開昭５６−１
０１２６６号公報に開示されるディジタル信号処理用プ
ロセッサでは、読み出し専用メモリ内に乗算係数をフィ
ルタ処理等に用いる係数と共に格納しておき、この乗算
係数をスケーリングの際に読み出し−Ｖ川用モリより読
み出し、スケーリングを必要とする演算結果に対して乗
することにより行なわれる。また、高速な演算を実行す
るために、読み出し専用メモリには出力すべき内容のア
ドレスを示すアドレスポインタは読み出し専用メモリの
読み出し後に自動的に＋１歩進する機能を有する。
０１２６６号公報に開示されるディジタル信号処理用プ
ロセッサでは、読み出し専用メモリ内に乗算係数をフィ
ルタ処理等に用いる係数と共に格納しておき、この乗算
係数をスケーリングの際に読み出し−Ｖ川用モリより読
み出し、スケーリングを必要とする演算結果に対して乗
することにより行なわれる。また、高速な演算を実行す
るために、読み出し専用メモリには出力すべき内容のア
ドレスを示すアドレスポインタは読み出し専用メモリの
読み出し後に自動的に＋１歩進する機能を有する。
（発明が解決しようとする問題点）
しかしながら、首記従来のディジタル信号処理用プロセ
ッサでは、高速に演算処理を行うためにはスケーリング
のための係数が同一のものであっても係数が使用される
順序に従い個々に読み出し専用メモリ内に格納していな
ければならないのでスケーリングのためにメモリ容量が
増大するという問題があった。
ッサでは、高速に演算処理を行うためにはスケーリング
のための係数が同一のものであっても係数が使用される
順序に従い個々に読み出し専用メモリ内に格納していな
ければならないのでスケーリングのためにメモリ容量が
増大するという問題があった。
本発明は以上述べたスケーリングに必要とする係数をメ
モリ内に格納しておく必要を除去することにより経済性
、高速性に優れたディジタル信号処理用プロセッサを提
供することを目的とする。
モリ内に格納しておく必要を除去することにより経済性
、高速性に優れたディジタル信号処理用プロセッサを提
供することを目的とする。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、ディジタル信号
の処理を行うディジタル信号処理用プロセッサにおいて
、入力されるアドレス信号を出力すると、＋１歩進する
アドレスポインタと、首記アドレスポインタからのアド
レス信号で指示された内容を出力する読み出し専用メモ
リと、入力される係数設定信号に基づいて、予め設定さ
れた２ｎ （ｎは整数）の値の係数を発生させるか、首
記読み出し一γ用メモリの出力信号かを選択して出力す
る係数選択回路とを含み、首記係数選択回路の出力信号
を用いてディジタル信号の演算処理を行う演算部をｊｔ
−備するものである。
の処理を行うディジタル信号処理用プロセッサにおいて
、入力されるアドレス信号を出力すると、＋１歩進する
アドレスポインタと、首記アドレスポインタからのアド
レス信号で指示された内容を出力する読み出し専用メモ
リと、入力される係数設定信号に基づいて、予め設定さ
れた２ｎ （ｎは整数）の値の係数を発生させるか、首
記読み出し一γ用メモリの出力信号かを選択して出力す
る係数選択回路とを含み、首記係数選択回路の出力信号
を用いてディジタル信号の演算処理を行う演算部をｊｔ
−備するものである。
（作用）
本発明によれば以上のようにディジタル信号処理用プロ
セッサを構成したので、技術的手段は次のように作用す
る。読み出し専用メモリは、アドレスポインタからのア
ドレス信号で指示されたアドレスの内容を係数選択回路
へ出力するように働く。係数選択回路は係数設定信号に
基づいて、予め設定された２ｎの値の係数、例えばスケ
ーリングのための係数を発生させて出力するか、又は読
み出し専用メモリからアドレスポインタにより読み出さ
れた信号（出力信号）を出力するように（動く。従って
、これらを持つ演算部は、例えは係数選択回路で発生し
た２゛の値の係数を用いてスケーリング操作のための演
算を高速に行うことができる。従って、従来のように、
同一の係数を使用される順序に従って、読み出し専用メ
モリに格納する必要がなくなるので、必要なメモリの容
量を低減させることが可能となる。
セッサを構成したので、技術的手段は次のように作用す
る。読み出し専用メモリは、アドレスポインタからのア
ドレス信号で指示されたアドレスの内容を係数選択回路
へ出力するように働く。係数選択回路は係数設定信号に
基づいて、予め設定された２ｎの値の係数、例えばスケ
ーリングのための係数を発生させて出力するか、又は読
み出し専用メモリからアドレスポインタにより読み出さ
れた信号（出力信号）を出力するように（動く。従って
、これらを持つ演算部は、例えは係数選択回路で発生し
た２゛の値の係数を用いてスケーリング操作のための演
算を高速に行うことができる。従って、従来のように、
同一の係数を使用される順序に従って、読み出し専用メ
モリに格納する必要がなくなるので、必要なメモリの容
量を低減させることが可能となる。
（実施例）
第１図は本発明の１実施例を示す信号処理用プロセッサ
の演算部の構成図である。本実施例の演算部は、アドレ
ス信号１４ｓを入力する入力端子、アドレスポインタ１
１、読み出し専用メモリ１２、係数選択回路１３、係数
設定信号１４ｓを入力する入力端子Ｉ４、係数レジスタ
１５、乗算入力Ａ１６ａ、乗算入力Ｂ１６ｂ及び加算入
力１６ｃを持つ演算回路１６、演算結果保持用のアキュ
ムレータ１７、内部のバス１８及び乗算レジスタ１９を
備える。
の演算部の構成図である。本実施例の演算部は、アドレ
ス信号１４ｓを入力する入力端子、アドレスポインタ１
１、読み出し専用メモリ１２、係数選択回路１３、係数
設定信号１４ｓを入力する入力端子Ｉ４、係数レジスタ
１５、乗算入力Ａ１６ａ、乗算入力Ｂ１６ｂ及び加算入
力１６ｃを持つ演算回路１６、演算結果保持用のアキュ
ムレータ１７、内部のバス１８及び乗算レジスタ１９を
備える。
次に動作を説明する。
アドレス信号１０ｓは命令によって読み出し専用のアド
レスポインタ１１に設定される信号である。
レスポインタ１１に設定される信号である。
読み出し専用メモリのアドレスポインタ１１はアドレス
信号１０ｓが設定される他、読み出し専用メモリ１２の
読み出しにより自動的に＋１歩進する機能を有し、読み
出し専用メモリＩ２に係数の格納されているアドレスを
指示する。
信号１０ｓが設定される他、読み出し専用メモリ１２の
読み出しにより自動的に＋１歩進する機能を有し、読み
出し専用メモリＩ２に係数の格納されているアドレスを
指示する。
この読み出し専用メモリ１２には、フィルタ演算で使用
する係数が、使用される順序に従って順次格納されてお
り読み出し専用メモリ１２のアドレスポインタ１１の＋
１歩進機能により高速な演算を可能としている。
する係数が、使用される順序に従って順次格納されてお
り読み出し専用メモリ１２のアドレスポインタ１１の＋
１歩進機能により高速な演算を可能としている。
係数選択回路１３は命令をデコードして得られた係数設
定信号１４によって読み出し専用メモリ１２より読み出
された値か自ら発生した値を選択し、係数レジスタ１５
はその値を保持すると共に演算回路１６の乗算入力Ａ
１６ａに出力する。演算回路Ｉ６は乗算入力Ａ １６ａ
と乗算入力ＢＩ６ｂの積をアキュムレータ！７に出力す
るか航記禎と加算入力１６ｃとの和を出力する。
定信号１４によって読み出し専用メモリ１２より読み出
された値か自ら発生した値を選択し、係数レジスタ１５
はその値を保持すると共に演算回路１６の乗算入力Ａ
１６ａに出力する。演算回路Ｉ６は乗算入力Ａ １６ａ
と乗算入力ＢＩ６ｂの積をアキュムレータ！７に出力す
るか航記禎と加算入力１６ｃとの和を出力する。
アキュムレータ１７は演算回路１６の演算結果を保持し
、バス１８、および演算回路１６の加算入力１６ｃに出
力する。
、バス１８、および演算回路１６の加算入力１６ｃに出
力する。
乗算レジスタ１９はバス１８上のデータを命令により取
り込んで保持し、乗算入力ＢＩ６ｂに出力する。
り込んで保持し、乗算入力ＢＩ６ｂに出力する。
係数選択回路１３が自ら発生した値とは生にスケーリン
グのための係数として使用されるもので２ｎ （ｎは整
数）を発生する。スケーリングのために使用する係数は
精度が要求されることがなく面記の数値により目的を達
成することができる。
グのための係数として使用されるもので２ｎ （ｎは整
数）を発生する。スケーリングのために使用する係数は
精度が要求されることがなく面記の数値により目的を達
成することができる。
次に木発明の特徴をなす係数選択回路１３を第２図によ
り詳細に説明する。同図の係数選択回路１３は、読み出
し専用メモリ１２の出力３０か、自ら発生する係数１．
０ （Ｓ（：ｌ）、０．５ （ＳＣｌ／２）、０．１２
５ （ＳＣＩｌｏ）を選択するアンドゲート３１とオア
ゲート３２ａ〜３２ｃとから構成される。なお、同図で
は、説明を簡単にするため自ら発生する係数はｎをＯ，
−１゜−３に限定し、各係数を２ｎ−１，０、２−’
−０，５。
り詳細に説明する。同図の係数選択回路１３は、読み出
し専用メモリ１２の出力３０か、自ら発生する係数１．
０ （Ｓ（：ｌ）、０．５ （ＳＣｌ／２）、０．１２
５ （ＳＣＩｌｏ）を選択するアンドゲート３１とオア
ゲート３２ａ〜３２ｃとから構成される。なお、同図で
は、説明を簡単にするため自ら発生する係数はｎをＯ，
−１゜−３に限定し、各係数を２ｎ−１，０、２−’
−０，５。
２−３−０．１２５とする。読み出し専用メモリ１２よ
りの出力３０のうちｂ１７をＭＳＢ 、 ｂｏｏをＬＳ
Ｂとした１８ビツトの数値で表され、仮想小数点はｂ１
５とｂ１４の間に位置している。命令デコード出力であ
るＲＯＭＥＮ 、 ＳＣＩ 、 Ｓ（１；ｌ／２ 、
ＳＣｌ／１３はそれぞれ、アンドゲート３１、オアゲー
ト３２ａ〜３３ｃの一方の端子に入力され、係数選択回
路１３が出力すべき出力に対し次の第１表の真理値表に
示される関係がある。
りの出力３０のうちｂ１７をＭＳＢ 、 ｂｏｏをＬＳ
Ｂとした１８ビツトの数値で表され、仮想小数点はｂ１
５とｂ１４の間に位置している。命令デコード出力であ
るＲＯＭＥＮ 、 ＳＣＩ 、 Ｓ（１；ｌ／２ 、
ＳＣｌ／１３はそれぞれ、アンドゲート３１、オアゲー
ト３２ａ〜３３ｃの一方の端子に入力され、係数選択回
路１３が出力すべき出力に対し次の第１表の真理値表に
示される関係がある。
第１表：真理値表
命令により読み出し専用メモリ１２の出力３０が選択さ
れると、その出力３０はアンドゲート３１及びオアゲー
ト：１５，３６．：１７に影響を受けず、そのまま係数
選択回路の出力３４に出力される。
れると、その出力３０はアンドゲート３１及びオアゲー
ト：１５，３６．：１７に影響を受けず、そのまま係数
選択回路の出力３４に出力される。
一方、命令により自ら係数を発生する場合、読み出し専
用メモリＩ２の出力３０はアンドゲート３Ｉによりφと
なり、ＯＲゲート３２ａ、３２ｂ、３２ｃにより１．０
．０．５．０．１２５に対応するビットＳＣＩ、 ＳＣ
ｌ／２゜Ｓ（：ｌ／８か唯一１となり、対応する係数を
係数選択回路１３の出力３４として出力する。
用メモリＩ２の出力３０はアンドゲート３Ｉによりφと
なり、ＯＲゲート３２ａ、３２ｂ、３２ｃにより１．０
．０．５．０．１２５に対応するビットＳＣＩ、 ＳＣ
ｌ／２゜Ｓ（：ｌ／８か唯一１となり、対応する係数を
係数選択回路１３の出力３４として出力する。
尚自ら発生する係数はスケーリングに使用する他、通常
のフィルタ係数として利用することができ、係数１．０
は前記フィルタ係数として用いられる。
のフィルタ係数として利用することができ、係数１．０
は前記フィルタ係数として用いられる。
なお、ディジタルフィルタ演算の乗算係数のうちフィル
タゲイン係数は精度がとくに必要なく、使用する値も０
．５１０．２５１０．１２５と限定されている場合が多
い。木発明はこのゲイン係数をハードコアとしてプログ
ラムにより設定できるように構成したものである。従り
て、フィルタ演算を多く含むディジタルコーデック等で
有効である。
タゲイン係数は精度がとくに必要なく、使用する値も０
．５１０．２５１０．１２５と限定されている場合が多
い。木発明はこのゲイン係数をハードコアとしてプログ
ラムにより設定できるように構成したものである。従り
て、フィルタ演算を多く含むディジタルコーデック等で
有効である。
（発明の効果）
以上詳細に説明したように、本発明によればわずかなハ
ードウェアの増加により２ｎの数値の係数を自ら発生ず
ることにより、高速に演算処理ができると共に、主にス
ケーリングの際に使用する係数をあらかじめ読み出し専
用メモリ内に格納しておく必要がなくなるので、メモリ
ー８計の減少が図れ、経済性の向上が期待できる。
ードウェアの増加により２ｎの数値の係数を自ら発生ず
ることにより、高速に演算処理ができると共に、主にス
ケーリングの際に使用する係数をあらかじめ読み出し専
用メモリ内に格納しておく必要がなくなるので、メモリ
ー８計の減少が図れ、経済性の向上が期待できる。
第１図は本発明の一実施例を示す演算部の構成図、第２
図は係数選択回路の内部構成図である。 １０．１４−・・入力端子、 ＋ １−・・アドレスポインタ、 ＋ ２−・・読み出し専用メモリ、 ＋ ３−・・係数選択回路、 １５・・・係数レジスタ
、１６・・・ｎｉｉ算回路、 ＋ ７−・・アキュ
ムレータ、１８−・・バス、 １９・・・乗
算レジスタ、３１・・・アンドゲート、 ３２８〜３２ｃ −オアゲート。
図は係数選択回路の内部構成図である。 １０．１４−・・入力端子、 ＋ １−・・アドレスポインタ、 ＋ ２−・・読み出し専用メモリ、 ＋ ３−・・係数選択回路、 １５・・・係数レジスタ
、１６・・・ｎｉｉ算回路、 ＋ ７−・・アキュ
ムレータ、１８−・・バス、 １９・・・乗
算レジスタ、３１・・・アンドゲート、 ３２８〜３２ｃ −オアゲート。
Claims (1)
- 【特許請求の範囲】 ディジタル信号の処理を行うディジタル信号処理用プロ
セッサにおいて、 入力されるアドレス信号を出力すると、＋１歩進するア
ドレスポインタと、 前記アドレスポインタからのアドレスで指示された内容
を出力する読み出し専用メモリと、入力される係数設定
信号に基づいて、予め設定された２＾ｎ（ｎは整数）の
値の係数を発生させるか、前記読み出し専用メモリの出
力信号かを選択して出力する係数選択回路とを含み、 前記係数選択回路の出力信号を用いてディジタル信号の
演算処理を行う演算部を具備すること特徴とするディジ
タル信号処理用プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297489A JPH0748637B2 (ja) | 1987-11-27 | 1987-11-27 | ディジタル信号処理用プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297489A JPH0748637B2 (ja) | 1987-11-27 | 1987-11-27 | ディジタル信号処理用プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140807A true JPH01140807A (ja) | 1989-06-02 |
| JPH0748637B2 JPH0748637B2 (ja) | 1995-05-24 |
Family
ID=17847166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297489A Expired - Lifetime JPH0748637B2 (ja) | 1987-11-27 | 1987-11-27 | ディジタル信号処理用プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748637B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0633535A4 (en) * | 1993-01-22 | 1994-11-24 | Olympus Optical Co | IMAGE PROCESSING UNIT. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51144547A (en) * | 1975-05-26 | 1976-12-11 | Philips Nv | Digital filter |
| JPS56101266A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Processor for signal processing |
-
1987
- 1987-11-27 JP JP62297489A patent/JPH0748637B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51144547A (en) * | 1975-05-26 | 1976-12-11 | Philips Nv | Digital filter |
| JPS56101266A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Processor for signal processing |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0633535A4 (en) * | 1993-01-22 | 1994-11-24 | Olympus Optical Co | IMAGE PROCESSING UNIT. |
| US5608824A (en) * | 1993-01-22 | 1997-03-04 | Olympus Optical Co., Ltd. | Image processing apparatus in which filters having different filtering characteristics can be switched among themselves |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748637B2 (ja) | 1995-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080524 Year of fee payment: 13 |