JPH01143236A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH01143236A JPH01143236A JP62300725A JP30072587A JPH01143236A JP H01143236 A JPH01143236 A JP H01143236A JP 62300725 A JP62300725 A JP 62300725A JP 30072587 A JP30072587 A JP 30072587A JP H01143236 A JPH01143236 A JP H01143236A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に配線の形成
方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming wiring.
従来の技術
近年、半導体はますます進歩し高集積度で高速動作を目
指したLSIが開発されている。高速動作を要求される
LSIではデバイスの高速性はもちろんのこと配線抵抗
による遅延が大きな問題となり配線抵抗を減少させるた
め、配線膜厚を増大させることが不可欠となっている。2. Description of the Related Art In recent years, semiconductors have progressed more and more, and LSIs with high integration and high speed operation have been developed. In LSIs that require high-speed operation, not only the high-speed performance of the device but also delays due to wiring resistance are a major problem, and in order to reduce the wiring resistance, it is essential to increase the wiring film thickness.
特に、超高速動作が可能なGaAsICでは、厚膜のA
u配線が主に用いられておシ、配線パターン形成のため
のAuのエツチングには、イオンミリング装置が多く用
いられている。In particular, in GaAs ICs capable of ultra-high-speed operation, thick film A
U wiring is mainly used, and ion milling equipment is often used for etching Au to form wiring patterns.
第3(2)は従来のイオンミリングによる2層配線形成
工程の製造方法を説明する製造工程の断面図である。第
3図において11は素子を形成した半導体基板、12は
第1層配線、13は層間絶縁膜、14はコンタクトホー
ル、16は第2層配線金属、16は第2層配線パターン
、17は第2層配線である。Part 3 (2) is a cross-sectional view of a manufacturing process for explaining a conventional manufacturing method of a two-layer wiring forming process using ion milling. In FIG. 3, 11 is a semiconductor substrate on which an element is formed, 12 is a first layer wiring, 13 is an interlayer insulating film, 14 is a contact hole, 16 is a second layer wiring metal, 16 is a second layer wiring pattern, and 17 is a second layer wiring pattern. It is a two-layer wiring.
素子を形成した半導体基板11上に、第1層配線12を
例えばTi/Au(soo/5ooo人)で形成する(
a)。次に層間絶縁膜13例えばシリコン窒化膜を70
00人堆積し、第1層配線と第2層配線のコンタクトの
ためのコンタクトホール14を形成する(b)。その後
、全面に第2層配線金属15例えばT j /Auを5
00 / 8000人ヌパッタ蒸着し、所望の第2層配
線パターン16をフォトレジストで形成する(c)。次
にフォトレジストの第2層配線パターン16をマスクに
Arガスのイオンミリングで第2層配線パターン16以
外のAuおよびTiを垂直方向からエツチングし、第2
層配線17を形成する(d)。On the semiconductor substrate 11 on which the elements are formed, the first layer wiring 12 is formed of, for example, Ti/Au (soo/5ooo).
a). Next, the interlayer insulating film 13, for example, a silicon nitride film, is
A contact hole 14 for contact between the first layer wiring and the second layer wiring is formed (b). After that, a second layer wiring metal 15, for example T j /Au, is applied to the entire surface.
A desired second layer wiring pattern 16 is formed using a photoresist (c). Next, using the second layer wiring pattern 16 of the photoresist as a mask, Au and Ti other than the second layer wiring pattern 16 are vertically etched by Ar gas ion milling.
Layer wiring 17 is formed (d).
発明が解決しようとする問題点
第3図で説明したような配線の製造方法では、第2配線
金属をイオンミリングでエツチングする際、第4図aに
示すように第1層配線エツジ部による層間絶縁膜の段差
によりテーパ一部の第2層配線金属のエツチングは他の
平坦部より遅く、平坦部の第2層配線金属が除去された
時点でもテーパ一部には第2層配線金属が残っておシ、
テーパ一部の第2層配線金属を除去するだめには、さら
にエツチングを追加する必要があり、第4図すに示すよ
って、テーパ一部の第2層配線金属を完全にエツチング
するためには、平坦部をオーバーエツチングし、層間絶
縁膜捷でエツチングされるという問題があった。Problems to be Solved by the Invention In the wiring manufacturing method as explained in FIG. 3, when etching the second wiring metal by ion milling, as shown in FIG. Due to the step difference in the insulating film, the etching of the second-layer wiring metal in the tapered part is slower than in the other flat parts, and even when the second-layer wiring metal in the flat part is removed, the second-layer wiring metal remains in the taper part. Oh dear,
In order to remove part of the second layer wiring metal from the taper, it is necessary to add additional etching, and as shown in Figure 4, in order to completely etch the second layer wiring metal from part of the taper. However, there was a problem in that the flat portion was over-etched and the interlayer insulating film was etched.
問題点を解決するだめの手段
前記問題点を解決するだめに本発明は、基板全面にTi
薄膜を形成する工程と、前記Ti上全面に配線金属を形
成する工程と、所望の配線パターンを形成する工程と、
前記配線パターンをマスクとし、Arガス中のイオンミ
リングで前記配線金属を前記Ti薄膜の一部が露出する
までエツチングする工程と、Arガスに酸素ガスを混合
させイオンミリングにより前記配線パターン部以外の前
記配線金属をエツチングする工程と、前記配線パターン
部以外のTiを除去する工程からなるものである。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides that Ti is applied over the entire surface of the substrate.
a step of forming a thin film, a step of forming a wiring metal over the entire surface of the Ti, a step of forming a desired wiring pattern,
Using the wiring pattern as a mask, etching the wiring metal by ion milling in Ar gas until a part of the Ti thin film is exposed, and etching the wiring metal other than the wiring pattern by mixing oxygen gas with Ar gas and ion milling. This process consists of a step of etching the wiring metal and a step of removing Ti other than the wiring pattern portion.
作 用
本発明は上記した構成により、Arガスと酸素ガスを混
合させイオンミリングすることによりTiのエツチング
レートを極端に低下させ、配線金属のエツチングバラツ
キによる下地層へのオーバーエツチングを防止し、良好
な配線が得られる。Effects of the present invention With the above-described configuration, the etching rate of Ti is extremely reduced by mixing Ar gas and oxygen gas and performing ion milling, and over-etching of the underlying layer due to variations in etching of wiring metal is prevented, resulting in good etching. wiring.
実施例
第1図a −fは本発明の半導体装置の製造方法の一実
施例を示す製造工程の断面略図である。第1図において
1は半導体基板、2は第1層配線、3は層間絶縁膜、4
はコンタクトホール、5ばTi薄膜、6は第2層配線金
属、7は第2層配線パターン、8は第2層配線である。Embodiment FIGS. 1A to 1F are schematic cross-sectional views of manufacturing steps showing an embodiment of the method for manufacturing a semiconductor device of the present invention. In FIG. 1, 1 is a semiconductor substrate, 2 is a first layer wiring, 3 is an interlayer insulating film, and 4 is a semiconductor substrate.
5 is a contact hole, 5 is a Ti thin film, 6 is a second layer wiring metal, 7 is a second layer wiring pattern, and 8 is a second layer wiring.
素子を形成した半導体基板1上に、第1層配線2例えば
T i /A uを50015000人形成する(a)
。次に層間絶縁膜3例えばシリコン窒化膜を7000人
堆積し、第1層配線と第2層配線のコンタクトのだめの
コンタクトホール4を形成する(b)。その後全面にT
i薄膜5および第2層配線金属6例えばAuをそれぞれ
6o○A 、8000人スパッタ蒸着により形成し、所
望の第2配線パターン7をフォトレジストで形成する(
c)。次にフォトレシヌト第2層配線パターン7をマス
クに第2層配線金属6をArガスのイオンミリングで下
地のTi 薄膜5が露出しはじめるまでエツチングする
。このとき第1層配線エツジのテーパ一部には第2層配
線金属6′が残っている(d)。次にAr ガスと酸素
ガスの1:1混合ガスでイオンミリングし、第2層配線
パターン7以外の第2層配線金属6をすべて除去する(
e)。次にTi 薄膜6をフッ酸と水の混合液で除去し
第1層配線2を形成する(王)。On the semiconductor substrate 1 on which elements are formed, first layer wiring 2, for example, 5,001,5000 T i /A u are formed (a)
. Next, an interlayer insulating film 3 such as a silicon nitride film is deposited by 7,000 layers, and a contact hole 4 for contact between the first layer wiring and the second layer wiring is formed (b). Then the entire surface is T.
A thin film 5 and a second layer wiring metal 6, such as Au, are each formed by sputter deposition at 6oA and 8,000 people, and a desired second wiring pattern 7 is formed with photoresist (
c). Next, using the photoresinut second layer wiring pattern 7 as a mask, the second layer wiring metal 6 is etched by ion milling with Ar gas until the underlying Ti thin film 5 begins to be exposed. At this time, the second layer wiring metal 6' remains in a portion of the taper of the first layer wiring edge (d). Next, ion milling is performed using a 1:1 mixed gas of Ar gas and oxygen gas to remove all the second layer wiring metal 6 other than the second layer wiring pattern 7 (
e). Next, the Ti thin film 6 is removed using a mixed solution of hydrofluoric acid and water to form the first layer wiring 2 (see below).
本実施例ではTi薄膜が露出しはじめた時、イオンミリ
ングのガスをAr ガスからAr ガスと酸素ガスの混
合ガスに代えることにより、第2図に示すようにTi
のエツチングレートは%〜、イと極端に遅くなるが、A
uのエツチングレートはそれほど低下せず%〜い程度で
ある。特にArガスと酸素ガスの混合比がAr :酸素
=1:1〜3:2でばAuとTiの選択比はArガスの
みの時と比べ3〜4倍となる。これは、酸素によりTi
が酸化されエツチングされにくくなっただめである。In this example, when the Ti thin film starts to be exposed, by changing the ion milling gas from Ar gas to a mixed gas of Ar gas and oxygen gas, the Ti thin film can be removed as shown in Fig. 2.
The etching rate of A is extremely slow from % to A.
The etching rate of u does not decrease so much, and is only about . In particular, if the mixing ratio of Ar gas and oxygen gas is Ar:oxygen=1:1 to 3:2, the selectivity of Au and Ti will be 3 to 4 times higher than when only Ar gas is used. This is caused by oxygen.
This is due to the fact that it has become oxidized and is less susceptible to etching.
酸素ガス混合によりTi とAu の選択比が太きく
なり、第2層配線金属のエツチングにテーパ一部等でバ
ラツキが発生し、完全に第2配線層を除去するまでオー
バーエツチングしてもTi 薄膜は除去されず下地層を
エツチングすることはない。The selection ratio between Ti and Au increases due to the oxygen gas mixture, and variations occur in the etching of the second layer wiring metal at parts of the taper. is not removed and does not etch the underlying layer.
本実施例では2層配線工程について説明したが、本発明
はこれに限らず、1層配線、3層配線などあらゆる配線
工程に効果的である。また本実施例では、配線金属にA
uを用いたが、これに限らず他の配線金属であってもよ
い。In this embodiment, a two-layer wiring process has been described, but the present invention is not limited to this, but is effective for all wiring processes such as one-layer wiring and three-layer wiring. In addition, in this embodiment, A
Although u is used, the wiring metal is not limited to this, and other wiring metals may be used.
発明の効果
以上述べてきたように本発明によれば、A4ガスと酸素
ガスを混合させイオンミリングすることによりTiのエ
ツチングレートを極端に低下させ、配線金属のエツチン
グバラツキによる下地層へのオーバーエツチングを防止
し良好な配線を得ることができる。Effects of the Invention As described above, according to the present invention, by mixing A4 gas and oxygen gas and performing ion milling, the etching rate of Ti is extremely reduced, and over-etching of the underlying layer due to variations in etching of wiring metal can be avoided. It is possible to prevent this and obtain good wiring.
第1図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図、第2図はエツチングレートの酸素
ガス混合比依存性を示す特性図、第3図は従来の製造方
法を示す工程断面図、第4図は従来の製造工程の問題点
を示す工程断面図で〜ある。
1・・・・・・半導体基板、6・・・・・・Ti 薄膜
、6・・・・・・配線金属、7・・・・・・配線パター
ン、8・・・・・・配線。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第
1 図
/lFt駿崖イλソミリ2フ”
番 番 番 +i
第2図
酸素力・スメし今比C%ノ
第3図FIG. 1 is a process cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, FIG. 2 is a characteristic diagram showing the dependence of etching rate on oxygen gas mixture ratio, and FIG. 3 is a diagram showing a conventional manufacturing method. FIG. 4 is a process cross-sectional view showing problems in the conventional manufacturing process. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 6... Ti thin film, 6... Wiring metal, 7... Wiring pattern, 8... Wiring. Name of agent: Patent attorney Toshio Nakao and 1 other person
1 Figure/lFt Sungai I λ Somiri 2F" No. No. +i Figure 2 Oxygen power/sumeshi ratio C% Figure 3
Claims (2)
薄膜上全面に配線金属を形成する工程と、所望の配線パ
ターンを形成する工程と、前記配線パターンをマスクと
し、Arガス中のイオンミリングで前記配線金属を前記
Ti薄膜の一部が露出するまでエッチングする工程と、
Arガスに酸素ガスを混合させイオンミリングにより前
記配線パターン部以外の前記配線金属をエッチングする
工程と、前記配線パターン部以外のTiを除去する工程
を有する半導体装置の製造方法。(1) Step of forming a Ti thin film on the entire surface of the substrate, and
A step of forming a wiring metal on the entire surface of the thin film, a step of forming a desired wiring pattern, and using the wiring pattern as a mask, ion milling the wiring metal in Ar gas until a part of the Ti thin film is exposed. The etching process and
A method for manufacturing a semiconductor device, comprising: mixing Ar gas with oxygen gas and etching the wiring metal other than the wiring pattern portion by ion milling; and removing Ti other than the wiring pattern portion.
する特許請求の範囲第1項記載の半導体装置の製造方法
。(2) The method for manufacturing a semiconductor device according to claim 1, wherein the mixing ratio of Ar gas and oxygen gas is 1:1 to 2:1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300725A JPH01143236A (en) | 1987-11-27 | 1987-11-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300725A JPH01143236A (en) | 1987-11-27 | 1987-11-27 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143236A true JPH01143236A (en) | 1989-06-05 |
Family
ID=17888352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300725A Pending JPH01143236A (en) | 1987-11-27 | 1987-11-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143236A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326254A (en) * | 1993-05-14 | 1994-11-25 | Nec Corp | Fabrication of resistive element |
| JP2010199182A (en) * | 2009-02-24 | 2010-09-09 | Nippon Telegr & Teleph Corp <Ntt> | Method of manufacturing semiconductor device |
-
1987
- 1987-11-27 JP JP62300725A patent/JPH01143236A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326254A (en) * | 1993-05-14 | 1994-11-25 | Nec Corp | Fabrication of resistive element |
| JP2010199182A (en) * | 2009-02-24 | 2010-09-09 | Nippon Telegr & Teleph Corp <Ntt> | Method of manufacturing semiconductor device |
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