JPH01143236A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01143236A JPH01143236A JP62300725A JP30072587A JPH01143236A JP H01143236 A JPH01143236 A JP H01143236A JP 62300725 A JP62300725 A JP 62300725A JP 30072587 A JP30072587 A JP 30072587A JP H01143236 A JPH01143236 A JP H01143236A
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- JP
- Japan
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- gas
- layer wiring
- etching
- ion milling
- wiring
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に配線の形成
方法に関するものである。
方法に関するものである。
従来の技術
近年、半導体はますます進歩し高集積度で高速動作を目
指したＬＳＩが開発されている。高速動作を要求される
ＬＳＩではデバイスの高速性はもちろんのこと配線抵抗
による遅延が大きな問題となり配線抵抗を減少させるた
め、配線膜厚を増大させることが不可欠となっている。
指したＬＳＩが開発されている。高速動作を要求される
ＬＳＩではデバイスの高速性はもちろんのこと配線抵抗
による遅延が大きな問題となり配線抵抗を減少させるた
め、配線膜厚を増大させることが不可欠となっている。
特に、超高速動作が可能なＧａＡｓＩＣでは、厚膜のＡ
ｕ配線が主に用いられておシ、配線パターン形成のため
のＡｕのエツチングには、イオンミリング装置が多く用
いられている。
ｕ配線が主に用いられておシ、配線パターン形成のため
のＡｕのエツチングには、イオンミリング装置が多く用
いられている。
第３（２）は従来のイオンミリングによる２層配線形成
工程の製造方法を説明する製造工程の断面図である。第
３図において１１は素子を形成した半導体基板、１２は
第１層配線、１３は層間絶縁膜、１４はコンタクトホー
ル、１６は第２層配線金属、１６は第２層配線パターン
、１７は第２層配線である。
工程の製造方法を説明する製造工程の断面図である。第
３図において１１は素子を形成した半導体基板、１２は
第１層配線、１３は層間絶縁膜、１４はコンタクトホー
ル、１６は第２層配線金属、１６は第２層配線パターン
、１７は第２層配線である。
素子を形成した半導体基板１１上に、第１層配線１２を
例えばＴｉ／Ａｕ（ｓｏｏ／５ｏｏｏ人）で形成する（
ａ）。次に層間絶縁膜１３例えばシリコン窒化膜を７０
００人堆積し、第１層配線と第２層配線のコンタクトの
ためのコンタクトホール１４を形成する（ｂ）。その後
、全面に第２層配線金属１５例えばＴ ｊ ／Ａｕを５
００ ／ ８０００人ヌパッタ蒸着し、所望の第２層配
線パターン１６をフォトレジストで形成する（ｃ）。次
にフォトレジストの第２層配線パターン１６をマスクに
Ａｒガスのイオンミリングで第２層配線パターン１６以
外のＡｕおよびＴｉを垂直方向からエツチングし、第２
層配線１７を形成する（ｄ）。
例えばＴｉ／Ａｕ（ｓｏｏ／５ｏｏｏ人）で形成する（
ａ）。次に層間絶縁膜１３例えばシリコン窒化膜を７０
００人堆積し、第１層配線と第２層配線のコンタクトの
ためのコンタクトホール１４を形成する（ｂ）。その後
、全面に第２層配線金属１５例えばＴ ｊ ／Ａｕを５
００ ／ ８０００人ヌパッタ蒸着し、所望の第２層配
線パターン１６をフォトレジストで形成する（ｃ）。次
にフォトレジストの第２層配線パターン１６をマスクに
Ａｒガスのイオンミリングで第２層配線パターン１６以
外のＡｕおよびＴｉを垂直方向からエツチングし、第２
層配線１７を形成する（ｄ）。
発明が解決しようとする問題点
第３図で説明したような配線の製造方法では、第２配線
金属をイオンミリングでエツチングする際、第４図ａに
示すように第１層配線エツジ部による層間絶縁膜の段差
によりテーパ一部の第２層配線金属のエツチングは他の
平坦部より遅く、平坦部の第２層配線金属が除去された
時点でもテーパ一部には第２層配線金属が残っておシ、
テーパ一部の第２層配線金属を除去するだめには、さら
にエツチングを追加する必要があり、第４図すに示すよ
って、テーパ一部の第２層配線金属を完全にエツチング
するためには、平坦部をオーバーエツチングし、層間絶
縁膜捷でエツチングされるという問題があった。
金属をイオンミリングでエツチングする際、第４図ａに
示すように第１層配線エツジ部による層間絶縁膜の段差
によりテーパ一部の第２層配線金属のエツチングは他の
平坦部より遅く、平坦部の第２層配線金属が除去された
時点でもテーパ一部には第２層配線金属が残っておシ、
テーパ一部の第２層配線金属を除去するだめには、さら
にエツチングを追加する必要があり、第４図すに示すよ
って、テーパ一部の第２層配線金属を完全にエツチング
するためには、平坦部をオーバーエツチングし、層間絶
縁膜捷でエツチングされるという問題があった。
問題点を解決するだめの手段
前記問題点を解決するだめに本発明は、基板全面にＴｉ
薄膜を形成する工程と、前記Ｔｉ上全面に配線金属を形
成する工程と、所望の配線パターンを形成する工程と、
前記配線パターンをマスクとし、Ａｒガス中のイオンミ
リングで前記配線金属を前記Ｔｉ薄膜の一部が露出する
までエツチングする工程と、Ａｒガスに酸素ガスを混合
させイオンミリングにより前記配線パターン部以外の前
記配線金属をエツチングする工程と、前記配線パターン
部以外のＴｉを除去する工程からなるものである。
薄膜を形成する工程と、前記Ｔｉ上全面に配線金属を形
成する工程と、所望の配線パターンを形成する工程と、
前記配線パターンをマスクとし、Ａｒガス中のイオンミ
リングで前記配線金属を前記Ｔｉ薄膜の一部が露出する
までエツチングする工程と、Ａｒガスに酸素ガスを混合
させイオンミリングにより前記配線パターン部以外の前
記配線金属をエツチングする工程と、前記配線パターン
部以外のＴｉを除去する工程からなるものである。
作 用
本発明は上記した構成により、Ａｒガスと酸素ガスを混
合させイオンミリングすることによりＴｉのエツチング
レートを極端に低下させ、配線金属のエツチングバラツ
キによる下地層へのオーバーエツチングを防止し、良好
な配線が得られる。
合させイオンミリングすることによりＴｉのエツチング
レートを極端に低下させ、配線金属のエツチングバラツ
キによる下地層へのオーバーエツチングを防止し、良好
な配線が得られる。
実施例
第１図ａ −ｆは本発明の半導体装置の製造方法の一実
施例を示す製造工程の断面略図である。第１図において
１は半導体基板、２は第１層配線、３は層間絶縁膜、４
はコンタクトホール、５ばＴｉ薄膜、６は第２層配線金
属、７は第２層配線パターン、８は第２層配線である。
施例を示す製造工程の断面略図である。第１図において
１は半導体基板、２は第１層配線、３は層間絶縁膜、４
はコンタクトホール、５ばＴｉ薄膜、６は第２層配線金
属、７は第２層配線パターン、８は第２層配線である。
素子を形成した半導体基板１上に、第１層配線２例えば
Ｔ ｉ ／Ａ ｕを５００１５０００人形成する（ａ）
。次に層間絶縁膜３例えばシリコン窒化膜を７０００人
堆積し、第１層配線と第２層配線のコンタクトのだめの
コンタクトホール４を形成する（ｂ）。その後全面にＴ
ｉ薄膜５および第２層配線金属６例えばＡｕをそれぞれ
６ｏ○Ａ 、８０００人スパッタ蒸着により形成し、所
望の第２配線パターン７をフォトレジストで形成する（
ｃ）。次にフォトレシヌト第２層配線パターン７をマス
クに第２層配線金属６をＡｒガスのイオンミリングで下
地のＴｉ 薄膜５が露出しはじめるまでエツチングする
。このとき第１層配線エツジのテーパ一部には第２層配
線金属６′が残っている（ｄ）。次にＡｒ ガスと酸素
ガスの１：１混合ガスでイオンミリングし、第２層配線
パターン７以外の第２層配線金属６をすべて除去する（
ｅ）。次にＴｉ 薄膜６をフッ酸と水の混合液で除去し
第１層配線２を形成する（王）。
Ｔ ｉ ／Ａ ｕを５００１５０００人形成する（ａ）
。次に層間絶縁膜３例えばシリコン窒化膜を７０００人
堆積し、第１層配線と第２層配線のコンタクトのだめの
コンタクトホール４を形成する（ｂ）。その後全面にＴ
ｉ薄膜５および第２層配線金属６例えばＡｕをそれぞれ
６ｏ○Ａ 、８０００人スパッタ蒸着により形成し、所
望の第２配線パターン７をフォトレジストで形成する（
ｃ）。次にフォトレシヌト第２層配線パターン７をマス
クに第２層配線金属６をＡｒガスのイオンミリングで下
地のＴｉ 薄膜５が露出しはじめるまでエツチングする
。このとき第１層配線エツジのテーパ一部には第２層配
線金属６′が残っている（ｄ）。次にＡｒ ガスと酸素
ガスの１：１混合ガスでイオンミリングし、第２層配線
パターン７以外の第２層配線金属６をすべて除去する（
ｅ）。次にＴｉ 薄膜６をフッ酸と水の混合液で除去し
第１層配線２を形成する（王）。
本実施例ではＴｉ薄膜が露出しはじめた時、イオンミリ
ングのガスをＡｒ ガスからＡｒ ガスと酸素ガスの混
合ガスに代えることにより、第２図に示すようにＴｉ
のエツチングレートは％〜、イと極端に遅くなるが、Ａ
ｕのエツチングレートはそれほど低下せず％〜い程度で
ある。特にＡｒガスと酸素ガスの混合比がＡｒ ：酸素
＝１：１〜３：２でばＡｕとＴｉの選択比はＡｒガスの
みの時と比べ３〜４倍となる。これは、酸素によりＴｉ
が酸化されエツチングされにくくなっただめである。
ングのガスをＡｒ ガスからＡｒ ガスと酸素ガスの混
合ガスに代えることにより、第２図に示すようにＴｉ
のエツチングレートは％〜、イと極端に遅くなるが、Ａ
ｕのエツチングレートはそれほど低下せず％〜い程度で
ある。特にＡｒガスと酸素ガスの混合比がＡｒ ：酸素
＝１：１〜３：２でばＡｕとＴｉの選択比はＡｒガスの
みの時と比べ３〜４倍となる。これは、酸素によりＴｉ
が酸化されエツチングされにくくなっただめである。
酸素ガス混合によりＴｉ とＡｕ の選択比が太きく
なり、第２層配線金属のエツチングにテーパ一部等でバ
ラツキが発生し、完全に第２配線層を除去するまでオー
バーエツチングしてもＴｉ 薄膜は除去されず下地層を
エツチングすることはない。
なり、第２層配線金属のエツチングにテーパ一部等でバ
ラツキが発生し、完全に第２配線層を除去するまでオー
バーエツチングしてもＴｉ 薄膜は除去されず下地層を
エツチングすることはない。
本実施例では２層配線工程について説明したが、本発明
はこれに限らず、１層配線、３層配線などあらゆる配線
工程に効果的である。また本実施例では、配線金属にＡ
ｕを用いたが、これに限らず他の配線金属であってもよ
い。
はこれに限らず、１層配線、３層配線などあらゆる配線
工程に効果的である。また本実施例では、配線金属にＡ
ｕを用いたが、これに限らず他の配線金属であってもよ
い。
発明の効果
以上述べてきたように本発明によれば、Ａ４ガスと酸素
ガスを混合させイオンミリングすることによりＴｉのエ
ツチングレートを極端に低下させ、配線金属のエツチン
グバラツキによる下地層へのオーバーエツチングを防止
し良好な配線を得ることができる。
ガスを混合させイオンミリングすることによりＴｉのエ
ツチングレートを極端に低下させ、配線金属のエツチン
グバラツキによる下地層へのオーバーエツチングを防止
し良好な配線を得ることができる。
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図、第２図はエツチングレートの酸素
ガス混合比依存性を示す特性図、第３図は従来の製造方
法を示す工程断面図、第４図は従来の製造工程の問題点
を示す工程断面図で〜ある。 １・・・・・・半導体基板、６・・・・・・Ｔｉ 薄膜
、６・・・・・・配線金属、７・・・・・・配線パター
ン、８・・・・・・配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ／ｌＦｔ駿崖イλソミリ２フ” 番 番 番 ＋ｉ 第２図 酸素力・スメし今比Ｃ％ノ 第３図
法を示す工程断面図、第２図はエツチングレートの酸素
ガス混合比依存性を示す特性図、第３図は従来の製造方
法を示す工程断面図、第４図は従来の製造工程の問題点
を示す工程断面図で〜ある。 １・・・・・・半導体基板、６・・・・・・Ｔｉ 薄膜
、６・・・・・・配線金属、７・・・・・・配線パター
ン、８・・・・・・配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ／ｌＦｔ駿崖イλソミリ２フ” 番 番 番 ＋ｉ 第２図 酸素力・スメし今比Ｃ％ノ 第３図
Claims (2)
- （１）基板全面にＴｉ薄膜を形成する工程と、前記Ｔｉ
薄膜上全面に配線金属を形成する工程と、所望の配線パ
ターンを形成する工程と、前記配線パターンをマスクと
し、Ａｒガス中のイオンミリングで前記配線金属を前記
Ｔｉ薄膜の一部が露出するまでエッチングする工程と、
Ａｒガスに酸素ガスを混合させイオンミリングにより前
記配線パターン部以外の前記配線金属をエッチングする
工程と、前記配線パターン部以外のＴｉを除去する工程
を有する半導体装置の製造方法。 - （２）Ａｒガスと酸素ガスの混合比を１対１〜２対１と
する特許請求の範囲第１項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300725A JPH01143236A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300725A JPH01143236A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143236A true JPH01143236A (ja) | 1989-06-05 |
Family
ID=17888352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300725A Pending JPH01143236A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326254A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 抵抗素子の製造方法 |
| JP2010199182A (ja) * | 2009-02-24 | 2010-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1987
- 1987-11-27 JP JP62300725A patent/JPH01143236A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326254A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 抵抗素子の製造方法 |
| JP2010199182A (ja) * | 2009-02-24 | 2010-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
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