JPH01143264A - 電界効果半導体素子 - Google Patents
電界効果半導体素子Info
- Publication number
- JPH01143264A JPH01143264A JP62301067A JP30106787A JPH01143264A JP H01143264 A JPH01143264 A JP H01143264A JP 62301067 A JP62301067 A JP 62301067A JP 30106787 A JP30106787 A JP 30106787A JP H01143264 A JPH01143264 A JP H01143264A
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- JP
- Japan
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- layer
- semiconductor layer
- electric field
- electrons
- semiconductor
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野コ
この発明は電界効果半導体素子に関するものであり、特
に、複数個の■−■化合物半導体層を積層してなる活性
層を有する電界効果゛ト導体素子に関するものである。
に、複数個の■−■化合物半導体層を積層してなる活性
層を有する電界効果゛ト導体素子に関するものである。
「従来の技術］
■−Ｖ族化合物半導体は高速性においてシリコン半導体
を凌ぐため、現在、その電子デバイスの開発が活発に行
なわれている。現在実用化が進んでいるのはＧａＡｓを
用いたショットキゲート型の電界効果トランジスタ（以
下、ＦＥＴと略す）であるが、超高速情報処理や通信分
野においては、−層のデバイス特性向上が望まれ、新し
いデバイス構造や新しい材料の提案がなされつつある。
を凌ぐため、現在、その電子デバイスの開発が活発に行
なわれている。現在実用化が進んでいるのはＧａＡｓを
用いたショットキゲート型の電界効果トランジスタ（以
下、ＦＥＴと略す）であるが、超高速情報処理や通信分
野においては、−層のデバイス特性向上が望まれ、新し
いデバイス構造や新しい材料の提案がなされつつある。
［発明が解決しよしようとする問題点］ＦＥＴ型デバイ
スにおいて、信号の担い手となる電子（あるいはホール
）はゲート電圧によってチャネル部に適宜誘起され、さ
らにソース・ドレイン両電極間に印加される電界で加速
され、チャネルに沿って走行して電流を形成する。素子
の動作速度を決める電子の走行速度Ｖは電界Ｅに依存す
ることが知られている。すなわち、ＩＩＩ−Ｖ化合物に
おいて、電子を加速すると、エネルギバンドの伝導帯端
のＦ点付近で加速されていくが、高電界下ではエネルギ
増加に伴ってホットエレクトロンとなり、遂にはｒ−Ｌ
遷移を生じ、その十行速度はむしろ低下してしまう。し
たがって、素子の高速動作を実現するには、材料特有の
ｖ−Ｅ関係を考慮した上で、特に高電界領域での速度低
下を克服するデバイス構造を採用することが有効となる
。
スにおいて、信号の担い手となる電子（あるいはホール
）はゲート電圧によってチャネル部に適宜誘起され、さ
らにソース・ドレイン両電極間に印加される電界で加速
され、チャネルに沿って走行して電流を形成する。素子
の動作速度を決める電子の走行速度Ｖは電界Ｅに依存す
ることが知られている。すなわち、ＩＩＩ−Ｖ化合物に
おいて、電子を加速すると、エネルギバンドの伝導帯端
のＦ点付近で加速されていくが、高電界下ではエネルギ
増加に伴ってホットエレクトロンとなり、遂にはｒ−Ｌ
遷移を生じ、その十行速度はむしろ低下してしまう。し
たがって、素子の高速動作を実現するには、材料特有の
ｖ−Ｅ関係を考慮した上で、特に高電界領域での速度低
下を克服するデバイス構造を採用することが有効となる
。
この発明は、これらの観点に立ってなされたもので、高
速動作が可能な電界効果半導体素子を提供することを目
的とする。
速動作が可能な電界効果半導体素子を提供することを目
的とする。
［問題点を解決するための手段］
本発明は複数個のＩ−Ｖ化合物半導体層を積層してなる
活性層を合する電界効果半導体素子に係るものである。
活性層を合する電界効果半導体素子に係るものである。
そして、上記活性層は低電界において高移動度を有する
第１の半導体層と、高電界において高走行速度を有する
第２の半導体層とを含み、上記第１および第２半導体層
間でホットエレクトロンによるキャリアの実空間遷移を
行なわせるようにしている。
第１の半導体層と、高電界において高走行速度を有する
第２の半導体層とを含み、上記第１および第２半導体層
間でホットエレクトロンによるキャリアの実空間遷移を
行なわせるようにしている。
［作用］
活性層が低電界において高移動度を有する第１の半導体
層と、高電界において高走行速度を有する第２の半導体
層とを含み、上記第１および第２の半導体層間でホット
エレクトロンによるキャリ゛ アの実空間遷移を行なわ
せるようにしているので、低電界および高電界の両頭域
において電子の高速走行を可能とする。
層と、高電界において高走行速度を有する第２の半導体
層とを含み、上記第１および第２の半導体層間でホット
エレクトロンによるキャリ゛ アの実空間遷移を行なわ
せるようにしているので、低電界および高電界の両頭域
において電子の高速走行を可能とする。
［実施例］
第１図は本発明の詳細な説明するための図である。第１
図において、上図はＦＥＴのチャネルにおける横方向の
電界強度分布を示している。周知のとおり、ソース側は
比較的低電界（＜１０ｋＶ／ ｃ ｍ ）であるのに対
し、ドレイン近傍には高電界（＞１０ｋＶ／ｃｍ）が存
在する。第１図において、下図は、２つの半導体積層よ
りなる活性層を電子がソースからドレインに向かって走
行する様子を図示したものである。ソース近傍で半導体
層１１中に誘起された電子は、該半導体層１］中を加速
されて走行するが、電界の増加に従ってホット化し、電
界強度Ｅｐｌの付近で隣接する半導体層１２に実空間遷
移する。その後、半導体層１２中を走行し、ドレイン領
域に到達する。図において、Ｅｐ＋ ＋ Ｅｐ２は、
それぞれ第１および第２の半導体中の電子速度がピーク
となるときの電界強度を示す。
図において、上図はＦＥＴのチャネルにおける横方向の
電界強度分布を示している。周知のとおり、ソース側は
比較的低電界（＜１０ｋＶ／ ｃ ｍ ）であるのに対
し、ドレイン近傍には高電界（＞１０ｋＶ／ｃｍ）が存
在する。第１図において、下図は、２つの半導体積層よ
りなる活性層を電子がソースからドレインに向かって走
行する様子を図示したものである。ソース近傍で半導体
層１１中に誘起された電子は、該半導体層１］中を加速
されて走行するが、電界の増加に従ってホット化し、電
界強度Ｅｐｌの付近で隣接する半導体層１２に実空間遷
移する。その後、半導体層１２中を走行し、ドレイン領
域に到達する。図において、Ｅｐ＋ ＋ Ｅｐ２は、
それぞれ第１および第２の半導体中の電子速度がピーク
となるときの電界強度を示す。
上記の活性層を構成する半導体積層の好ましい実施例の
１つは、ＩｎＧａＡｓおよびＩｎＰを用いて構成できる
。第２図はその説明図である。工ｎＧａＡｓは低電界領
域でＧａＡｓより大きい電子移動度を有し、これを、第
１図における半導体層１１に用いる。次に、ＩｎＰは高
電界領域においてＧａＡｓより大きな走行速度を有し、
これを第１図の半導体層１２に用いる。
１つは、ＩｎＧａＡｓおよびＩｎＰを用いて構成できる
。第２図はその説明図である。工ｎＧａＡｓは低電界領
域でＧａＡｓより大きい電子移動度を有し、これを、第
１図における半導体層１１に用いる。次に、ＩｎＰは高
電界領域においてＧａＡｓより大きな走行速度を有し、
これを第１図の半導体層１２に用いる。
前述の動作原理を用いて、いくつかのデバイス構造を構
成できる。以下に、それらについて述べる。
成できる。以下に、それらについて述べる。
第３図は、本発明の一実施例の金属・絶縁膜・半導体型
トランジスタ（ＭＩＳＦＥＴ）を示ス断面図である。図
において、３３は半絶縁性のＩｎＰ基板、３２はＩｎＰ
基板３３の上に設けられた格子整合１ ｎＩ−Ｘ Ｇａ
ｘ Ａｓ半導体層（Ｘ−０゜４７）、３１はＩｎＰ半導
体層、３４はゲート絶縁層、３５はゲート電極、３６は
ソース電極、３７はドレイン電極である。
トランジスタ（ＭＩＳＦＥＴ）を示ス断面図である。図
において、３３は半絶縁性のＩｎＰ基板、３２はＩｎＰ
基板３３の上に設けられた格子整合１ ｎＩ−Ｘ Ｇａ
ｘ Ａｓ半導体層（Ｘ−０゜４７）、３１はＩｎＰ半導
体層、３４はゲート絶縁層、３５はゲート電極、３６は
ソース電極、３７はドレイン電極である。
次に、この半導体素子の、ゲート電極３５に正電圧を印
加した場合のエネルギバンド図を第４図に示す。このと
き、ＩｎＰは１．３５ｅＶ、ＩｎＧａＡｓは０．８ｅＶ
と、両層は異なるエネルギギャップ値を有する。
加した場合のエネルギバンド図を第４図に示す。このと
き、ＩｎＰは１．３５ｅＶ、ＩｎＧａＡｓは０．８ｅＶ
と、両層は異なるエネルギギャップ値を有する。
ゲート電圧をｖＧとすると、ＩｎＰ層３１には、近似的
に、次式に示す電界が印加される。
に、次式に示す電界が印加される。
上式において、ε＋、ｄ＋（あるいはε２＋ｄ２）はゲ
ート絶縁膜（あるいはＩｎＰ層）の誘電率と厚みを示す
。横方向（ソース・ドレイン方向）の電界が弱い場合、
チャネルはＩｎＰと接したＩｎＧａＡｓ表面に形成され
るように素子を構成する。このとき、ゲート絶縁膜と接
するＩｎＰ表面に新たなチャネルが形成されないために
は、Ｅ２ｄ２〈ΔＥｃの条件が満たされることが望まし
い。
ート絶縁膜（あるいはＩｎＰ層）の誘電率と厚みを示す
。横方向（ソース・ドレイン方向）の電界が弱い場合、
チャネルはＩｎＰと接したＩｎＧａＡｓ表面に形成され
るように素子を構成する。このとき、ゲート絶縁膜と接
するＩｎＰ表面に新たなチャネルが形成されないために
は、Ｅ２ｄ２〈ΔＥｃの条件が満たされることが望まし
い。
ここに、ΔＥ、はＩ ｎＧａＡｓとＩｎＰ間のｃ。
ｎｄｕｃｔｉｏｎ ｂａｎｄ ｄｉｓｃｏｎｔ
ｉｎｕｉｔｙを表わす。
ｉｎｕｉｔｙを表わす。
すなイつち、
である。
（１）式から明らかなように、本実施例に係るＩｎＰ層
３１の厚みは動作電圧にもよるが、たかだか１０００人
程度とすることが望ましい。本素子のソース・ドレイン
間に第１図に示すような電界を印加すると、ます電子は
ＩｎＧａＡｓチャネル層をソースからドレインに向かっ
て走行していくが、Ｉ ｎＧａＡｓに対して電子速度の
ピーク値を与える電界強度（第２図のＥｌ）＋ ）の位
置の付近では、ｒ−Ｌ遷移に相当するエネルギを得てホ
ットエレクトロンとなっており、本素子構造の場合には
Ｌへの遷移よりはむしろ、ゲート電界に引かれてＩｎＰ
／ゲート絶縁膜界面へと遷移し、そこをドレインに向か
って流れて、信号電流に寄与する。このとき、ＩｎＰの
Ｅｌ）２より大きな電界領域においては速度低下を生じ
るが、ＩｎＧａＡＳｎＧａＡｓ層比べて、その影響はず
っと小さい。
３１の厚みは動作電圧にもよるが、たかだか１０００人
程度とすることが望ましい。本素子のソース・ドレイン
間に第１図に示すような電界を印加すると、ます電子は
ＩｎＧａＡｓチャネル層をソースからドレインに向かっ
て走行していくが、Ｉ ｎＧａＡｓに対して電子速度の
ピーク値を与える電界強度（第２図のＥｌ）＋ ）の位
置の付近では、ｒ−Ｌ遷移に相当するエネルギを得てホ
ットエレクトロンとなっており、本素子構造の場合には
Ｌへの遷移よりはむしろ、ゲート電界に引かれてＩｎＰ
／ゲート絶縁膜界面へと遷移し、そこをドレインに向か
って流れて、信号電流に寄与する。このとき、ＩｎＰの
Ｅｌ）２より大きな電界領域においては速度低下を生じ
るが、ＩｎＧａＡＳｎＧａＡｓ層比べて、その影響はず
っと小さい。
本実施例のＦＥＴの製法を第３図を参照して説明する。
半絶縁性のＩｎＰ基板３３上に、ＭＯＣＶＤ、ハライド
ＶＰＥなど高純度結晶成長が可能な方法を用い、まず膜
厚０．２〜１μｍのＩｎＧａＡｓ層３２を、ＩｎＰ基板
３３に格子整合させて形成する。本結晶層はデバイス動
作速度を高めるためにできるだけ高純度、好ましくはｎ
＜１０１ｓ〜１０１１０ｌ６’であることが望ましい。
ＶＰＥなど高純度結晶成長が可能な方法を用い、まず膜
厚０．２〜１μｍのＩｎＧａＡｓ層３２を、ＩｎＰ基板
３３に格子整合させて形成する。本結晶層はデバイス動
作速度を高めるためにできるだけ高純度、好ましくはｎ
＜１０１ｓ〜１０１１０ｌ６’であることが望ましい。
次に、膜厚＜１００ＯＡのＩｎＰ層を引き続き形成する
。次に、ゲート絶縁膜３４は光ＣＶＤ、 ＥＣＲプラ
ズマＣＶＤ法など低照射損傷性の低温絶縁膜形成法を用
い、Ｓ ｔｏ２、Ｓ ｉ Ｎ、ＰＯＮ。
。次に、ゲート絶縁膜３４は光ＣＶＤ、 ＥＣＲプラ
ズマＣＶＤ法など低照射損傷性の低温絶縁膜形成法を用
い、Ｓ ｔｏ２、Ｓ ｉ Ｎ、ＰＯＮ。
ＰＡｓＯ等あるいはその複合膜を形成する。次に、ゲー
ト電極３５をＥＢ蒸希法によるＡｌｌ、あるいはスパッ
タ法によるＷなどを用いて形成し、さらにフォトリソグ
ラフィを用いて所定の素子寸法Ｌ／Ｗを有する形状に加
工する。本素子のソース・ドレイン部３６．３７は好適
には、第３図に点線３８で示したごとく、Ｓｉ＋イオン
注入などの方法で不純物ドープした後、ゲート絶縁膜３
４の当該部分をエツチングにより除去し、ＡｕＧｅ等に
よる電極を真空蒸着法とリフトオフ法との取合せにより
形成して素子を完成する。
ト電極３５をＥＢ蒸希法によるＡｌｌ、あるいはスパッ
タ法によるＷなどを用いて形成し、さらにフォトリソグ
ラフィを用いて所定の素子寸法Ｌ／Ｗを有する形状に加
工する。本素子のソース・ドレイン部３６．３７は好適
には、第３図に点線３８で示したごとく、Ｓｉ＋イオン
注入などの方法で不純物ドープした後、ゲート絶縁膜３
４の当該部分をエツチングにより除去し、ＡｕＧｅ等に
よる電極を真空蒸着法とリフトオフ法との取合せにより
形成して素子を完成する。
なお、本実施例ではゲート絶縁膜として非晶質膜を用い
たが、ＩｎＡ（ＬＰ、ＧａＡｌｌＡｓ等ワイドギャップ
の■−■化合物半導体を用いることも可能である。
たが、ＩｎＡ（ＬＰ、ＧａＡｌｌＡｓ等ワイドギャップ
の■−■化合物半導体を用いることも可能である。
次に、第５図、第６図および第７図に、本発明の他の実
施例のバンドプロフィル（但し、ゲート電圧を印加して
いない場合）を示す。第５図は、第３図と同様ＭＩＳＦ
ＥＴｆＭ造を有するが、ＩｎＧａＡｓ層５２とＩｎＰ層
５１の間に、これらと格子整合するＩｎＡＱＡｓｎＧａ
Ａｓ層５３ている。この層は、特に高いゲート電圧で素
子動作させる場合に、ホット化していない電子がＩ ｎ
ＧａＡｓ層からＩｎＰ層に移行して、新たなチャネル層
が形成するのを阻止するバリア層として機能する。第６
図は、第５図と同様の構造において、ＩｎＧａＡｓ層６
２をＩｎＡＱＡｓｎＧａＡｓ層６３んだ量子井戸となし
、その井戸幅によってサブバンドのレベルを決定し、Ｉ
ｎＰ層６１への遷移を制御する。
施例のバンドプロフィル（但し、ゲート電圧を印加して
いない場合）を示す。第５図は、第３図と同様ＭＩＳＦ
ＥＴｆＭ造を有するが、ＩｎＧａＡｓ層５２とＩｎＰ層
５１の間に、これらと格子整合するＩｎＡＱＡｓｎＧａ
Ａｓ層５３ている。この層は、特に高いゲート電圧で素
子動作させる場合に、ホット化していない電子がＩ ｎ
ＧａＡｓ層からＩｎＰ層に移行して、新たなチャネル層
が形成するのを阻止するバリア層として機能する。第６
図は、第５図と同様の構造において、ＩｎＧａＡｓ層６
２をＩｎＡＱＡｓｎＧａＡｓ層６３んだ量子井戸となし
、その井戸幅によってサブバンドのレベルを決定し、Ｉ
ｎＰ層６１への遷移を制御する。
第７図は、Ｉ ｎＧａＡｓ層７２とＩｎＰ層７１からな
る積層活性層の上に、これらと格子整合するＩｎＡｌ１
Ａｓ層７３を有し、その表面に金属電極７５を設けてシ
ョットキ構造としたものであり、ＭＩＳＦＥＴにおいて
問題となるゲート絶縁膜／半導体活性層間界面の不安定
性を回避して、安定動作を可能にする点に特徴がある。
る積層活性層の上に、これらと格子整合するＩｎＡｌ１
Ａｓ層７３を有し、その表面に金属電極７５を設けてシ
ョットキ構造としたものであり、ＭＩＳＦＥＴにおいて
問題となるゲート絶縁膜／半導体活性層間界面の不安定
性を回避して、安定動作を可能にする点に特徴がある。
なお、本実施例では、１ｎＰ、ＩｎＧａＡｓ。
ＩｎＡ之Ａｓなどの格子整合系について述べたが、歪超
格子など不整合系の半導体薄層を併用して、素子を構成
することも勿論可能である。
格子など不整合系の半導体薄層を併用して、素子を構成
することも勿論可能である。
［発明の効果］
以上説明したとおり、本発明に係る電界効果半導体素子
は、エネルギギャップの異なる複数個の■−■化合物を
積層してなる半導体活性層を有し、それらの半導体間に
ホットエレクトロンによる実空間遷移を生ぜしめること
により、低電界および高電界の両領域において電子の高
速走行を可能とする。したがって、従来のＧａＡｓＦＥ
Ｔ等に比べて高速動作が可能となる。また、大電圧振幅
、高駆動能力あるいは大出力等の高速デバイスを構成で
きる。さらに、エネルギギャップＥｇの異なる複数個の
■−■化合物の組合わせにより、超高速動作に適した二
次元電子ガス等を利用した高性能のトランジスタを形成
できる。
は、エネルギギャップの異なる複数個の■−■化合物を
積層してなる半導体活性層を有し、それらの半導体間に
ホットエレクトロンによる実空間遷移を生ぜしめること
により、低電界および高電界の両領域において電子の高
速走行を可能とする。したがって、従来のＧａＡｓＦＥ
Ｔ等に比べて高速動作が可能となる。また、大電圧振幅
、高駆動能力あるいは大出力等の高速デバイスを構成で
きる。さらに、エネルギギャップＥｇの異なる複数個の
■−■化合物の組合わせにより、超高速動作に適した二
次元電子ガス等を利用した高性能のトランジスタを形成
できる。
第１図は本発明の詳細な説明するための図である。第２
図は各種半導体素子における電子速度の電界強度依存性
を説明する図である。第３図は本発明の一実施例のＭＩ
Ｓ型電界効果トランジスタの構造を示す断面図である。 第４図はそのゲート電極に正電圧を印加した場合のエネ
ルギバンド図を示す。第５〜第７図は本発明の他の実施
例の電界効果トランジスタのエネルギバンド図を示ス。 図において、１１．３２は低電界において高移動度を有
する第１の半導体層、１２．３１は高電界において高走
行速度を有する第２の半導体層である。 集１０ 篇２０ 算３四 集４０ ＩＩ、３２： （％電ｙ＋＝ｓ＝ｔ４ｕｚＴｈ＆ｔ＊
Ｖｂ オ１９キ傳４乞層１２．３１ 高ｔＪ）ｔ
＝お・・７市足は速度で肩りラオ２つ半導１高７０
図は各種半導体素子における電子速度の電界強度依存性
を説明する図である。第３図は本発明の一実施例のＭＩ
Ｓ型電界効果トランジスタの構造を示す断面図である。 第４図はそのゲート電極に正電圧を印加した場合のエネ
ルギバンド図を示す。第５〜第７図は本発明の他の実施
例の電界効果トランジスタのエネルギバンド図を示ス。 図において、１１．３２は低電界において高移動度を有
する第１の半導体層、１２．３１は高電界において高走
行速度を有する第２の半導体層である。 集１０ 篇２０ 算３四 集４０ ＩＩ、３２： （％電ｙ＋＝ｓ＝ｔ４ｕｚＴｈ＆ｔ＊
Ｖｂ オ１９キ傳４乞層１２．３１ 高ｔＪ）ｔ
＝お・・７市足は速度で肩りラオ２つ半導１高７０
Claims (1)
- （１）複数個のIII−Ｖ化合物半導体層を積層してなる
活性層を有する電界効果半導体素子であって、 前記活性層は低電界において高移動度を有する第１の半
導体層と、高電界において高走行速度を有する第２の半
導体層とを含み、 前記第１および第２半導体層間でホットエレクトロンに
よるキャリアの実空間遷移を行なわせるようにした電界
効果半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62301067A JPH01143264A (ja) | 1987-11-28 | 1987-11-28 | 電界効果半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62301067A JPH01143264A (ja) | 1987-11-28 | 1987-11-28 | 電界効果半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143264A true JPH01143264A (ja) | 1989-06-05 |
Family
ID=17892468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62301067A Pending JPH01143264A (ja) | 1987-11-28 | 1987-11-28 | 電界効果半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143264A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04181743A (ja) * | 1990-11-16 | 1992-06-29 | Sumitomo Electric Ind Ltd | 高電子移動度トランジスタ |
| US5151757A (en) * | 1990-10-26 | 1992-09-29 | Nippon Telegraph And Telephone Corporation | Heterojunction field-effect transistor |
| JP2001185559A (ja) * | 1999-12-27 | 2001-07-06 | Natl Inst Of Advanced Industrial Science & Technology Meti | 負性抵抗電界効果トランジスタ |
| JPWO2009081584A1 (ja) * | 2007-12-26 | 2011-05-06 | 日本電気株式会社 | 半導体装置 |
-
1987
- 1987-11-28 JP JP62301067A patent/JPH01143264A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151757A (en) * | 1990-10-26 | 1992-09-29 | Nippon Telegraph And Telephone Corporation | Heterojunction field-effect transistor |
| JPH04181743A (ja) * | 1990-11-16 | 1992-06-29 | Sumitomo Electric Ind Ltd | 高電子移動度トランジスタ |
| JP2001185559A (ja) * | 1999-12-27 | 2001-07-06 | Natl Inst Of Advanced Industrial Science & Technology Meti | 負性抵抗電界効果トランジスタ |
| JPWO2009081584A1 (ja) * | 2007-12-26 | 2011-05-06 | 日本電気株式会社 | 半導体装置 |
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