JPH0311767A

JPH0311767A - 速度変調型電界効果トランジスタ

Info

Publication number: JPH0311767A
Application number: JP14754589A
Authority: JP
Inventors: Yuji Ando; 裕二安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-09
Filing date: 1989-06-09
Publication date: 1991-01-21
Anticipated expiration: 2013-10-15
Also published as: JP2811753B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はへテロ接合を用いた電界効果トランジスタ（Ｆ
ｉｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：以下
、ＦＥＴと略する）、特に速度変調型ＦＥＴとよばれる
素子に係わり、その速度制御特性を改良するためのＦＥ
ＴｆＮ造に関する。

（従来の技術）第８図にヴインター（Ｖｉｎｔｅｒ）とターデラ（Ｔａ
ｒｄｅｌｌａ）によってアプライド・フィズクス・レタ
ーズ（Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、）第５０巻、７
号、４１０頁（１９８７年）に報告された速度変調型Ｆ
ＥＴの素子断面図を示す。図に於て、１は半絶縁性（Ｓ
、１．）ＧａＡｓ基板、８３はノンドープＧａＡｓから
成る第１のチャネル層、８４はノンドープＡ１ｏ、３Ｇ
ａｏ、７Ａｓから成るポテンシャルバリヤ層、８５はｎ
型ＧａＡｓから成る第２のチャネル層（量子井戸層）、
８６はゲート絶縁層でありノンドープＡ１ｏ、３Ｇａｏ
、７Ａ３から構成されている。ゲート絶縁層８６の表面
にはゲート電極８が形成されている。イオン注入により
ｎ壁領域Ｉｓ　、ＩＤを形成後、ソース電極９８゜ドレ
イン電極９Ｄが蒸着によって形成されることにより、チ
ャネル層８３．８５とのオーム性接触をとっである。

第９図は熱平衡状態に於けるこの素子のゲート下のバン
ドダイヤグラムである。このような速度変調型ＦＥＴは
以下のようにして機能する。キャリア濃度（ｎｓ）の低
い状態では、第９図に示すように、第１のチャネル層８
３が第２のチャ゛ネル層８５より厚いため、第１のチャ
ネルにおける電子の基底準位Ｅ１は第２のチャネルに於
ける電子の基底準位Ｅ１より低エネルギーである。しか
しながら、ゲートに順電圧を印加し、ｎｓが高い状態に
なると第２のチャネル層の伝導帯が下がってくるため、
Ｅ１２の方がＥｌｌより低エネルギーに−なる。サブバ
ンドＥ１１とＥ１２が交差するゲート電圧ｖｃ（遷移電
圧）を境として、それより低ゲート電圧では、多数の電
子が高電子移動度のノンドープＧａＡｓ　（第１のチャ
ネル層）中を走行するが、高ゲート電圧は逆に低電子移
動度のｎ型ＧａＡｓ　（第２のチャネル層）中を走行す
るようになるため負の伝達コンダクタンスが得られる。

（発明が解決しようとする問題点）ここで−例として取り上げた速度変調型ＦＥＴの特徴は
ノンドープＧａＡｓとｎ型ＧａＡｓに於て電子移動度に
差が生じることを利用して速度変調を行うものである。

ここで、０．２５μｍ以下の微細ゲー）　ＦＥＴではチ
ャネルに高電界が加わるため、このような素子の伝達コ
ンダクタンスは低電界移動度よりも寧ろ、飽和速度によ
って決まるようになると考えられる。富澤（Ｔｏｍｉｚ
ａｗａ）らがアイ・イー・イー・イー・エレクトロン・
デバイス・レターズ（ＩＥＥＥ　ＥｌｅｃｔｒｏｎＤｅ
ｖｉｃｅ　Ｌｅｔｔ、）、第ＥＤＬ−５巻、１１号、４
６４頁（１９８４年）に報告しているように、ノンドー
プＧａＡｓとｎ型ＧａＡｓの電子飽和速度は殆ど同じで
あるので、従来の速度変調型ＦＥＴの微細ゲートでの有
効性は疑わしい。

また、従来の速度変調型ＦＥＴでは第１チヤネルに於け
るエネルギーバンド形状がｎｓとともに大幅に変化する
ため、基底準位がゲート電圧によってシフトし、Ｖｃの
制御方法が悪く素子設計が難しいという問題点があった
。

本発明は、素子のキャリア輸送特性が飽和速度に依って
支配されるような超微細ゲートにおいても良好な速度変
調の行えると共に、素子設計が様であるＦＥＴを提供す
るものである。

（問題を解決するための手段）本発明に依れば、キャリアがトンネル効果によって透過
できる厚みを有するポテンシャルバリヤ層を介して形成
された一対の量子井戸層をチャネル層として有し、該チ
ャネル層とゲート絶縁層を介して設置されたゲート電極
に電圧を印加することによって電荷制御をなす電界効果
トランジスタであって、前記一対の量子井戸層は、各量
子井戸層に形成される一対のキャリアの基底準位のエネ
ルギー大小関係がゲート電圧の高低に応じて入れ換わる
ように形成されると共に、前記一対の量子井戸層が互い
にキャリアの有効質量の異なる材料から構成されている
事を特徴とする速度変調電界効果トランジスタが得られ
る。

さらにこのチャネル層に対して、電荷を供給すべく、不
純物がドーピングされた電荷供給層をチャネル層とは別
に設けると、電流駆動能力が向上できる。また、電流駆
動能力を向上させる別の手段として、チャネル層に不純
物をドーピングしても良い。

（作用）従来技術による速度変調型ＦＥＴはいずれもキャリアの
実空間遷移が起こる一対のチャネル層が同じ材料から構
成され不純物ドーピングの有無によって（あるいはキャ
リア供給層を空間的に分離するスペーサ層の有無によっ
て）電子移動度の差がつくられていた。微細チャネルに
おいても速度変調を良好に行うためには、一対のチャネ
ルにおいてキャリアの低電界移動度のみならず飽和速度
も異なるようにすればよい。即ち、各々のチャネルに異
なる材料を採用すればよい。

また、第１、第２のチャネルとして、トンネルバリヤ層
を介してカップルした一対の量子井戸層を採用すること
により、基底準位は電子有効質量と井戸幅によって制御
できるようになるため、素子せつけいも容易になる。

（実施例）第１図に本発明の第一の実施例の速度変調型ＦＥＴの素
子断面図を示す。この様な素子は以下のようにして作製
される。Ｓ、１．ＧａＡｓ基板１上に例えば分子線エピ
タキシャル成長法により、ノンドープＡｌｏ、２Ｇａ□
、ＢＡｓバッファ層２を１１１ｍ、　　ノンドープＩｎ
□、２Ｇａｏ、ＢＳａから成る第１の量子井戸チャネル
層を１０ＯＡ、ノンドープＡＩｏ、２Ｇａｏ、ＢＡｓか
ら成るポテンシャルバリヤ層４を５０Ａ１　ノンドープ
ＧａＡｓから成る第２の量子井戸チャネル層５を１０Ｏ
Ａ、ノンドープＡｌｏ、４Ｇａ□、６Ａｓから成るゲー
ト絶縁層６を５００Ａ、順次成長する。次にゲート絶縁
層６上にゲート電極８を形成する。イオン注入によって
、ｎ型頭域Ｉｓ、ＩＤを形成後、ソース電極９Ｓとドレ
イン電極９Ｄを蒸着によって形成することにより、チャ
ネル層３，５とのオーム性接触をとる。ここでＩｎＧａ
ＡｓとＡｌＧａＡｓは格子定数が異なるが、Ｉｎ□、２
Ｇａｏ、ＢＡｓ層をミスフィツト転位の発生する臨界膜
厚（約１５０Ａ）以下にすることに依って、弾性歪が格
子不整を緩和する正格子層となり良好な界面が形成され
ることが知られている。

第２図は第１図に示した本発明による第一の実施例の熱
平衡状態に於けるバンドダイヤグラムである。ここで、
２から８の数字は第１図に於けるそれに対応する。Ｅｌ
ｌ、Ｅｌ２は、各々第１のチャネル３と第２のチャネル
５に於ける電子の基底準位である。

Ｉｎｏ、２Ｇａ□、８ＡｓとＱａＡｓの間には約２９０
ｍｅＶのバンドギャップ差が存在するので、その６０％
が伝導帯オフセットになるとして、第１の量子井戸層３
の伝導帯の底は第２の量子井戸層５のそれより約１７０
ｍｅＶだけ深くなっている。この実施例では第１と、第
２のチャンネル層は等しい膜厚なので基底準位Ｅｌ１と
Ｅｌ２の伝導帯の底からの高さは同程度になっている。

サブバンドＥ１１とＥｌ２が交差するゲート電圧をＶｃ
とする。ゲート電圧がＶｃ以下の状態では第３図（ａ）
のように、ＩｎＧａＡｓチャネル３のバンドギャップが
ＧａＡｓチャネル５のそれより小さいため、ＥｌはＥｌ
より低エネルギーであり、殆ど全ての電子はＩｎＧａＡ
ｓ層中を走行する。しかしながら、ゲート電圧がＶｃ以
上になると、第２のチャネル層の伝導帯が下がってくる
ため、第３図（ｂ）のように、Ｅｌの方がＥｌ１より低
エネルギーになりＧａＡｓチャネル５の占有確率がＩｎ
ＧａＡｓチャネル３を上回るようになる。ゲート電圧が
Ｖｃを境として、それより低ゲート電圧では、多数の電
子がノンドープＩｎＧａＡｓ中を走行するが、高ゲート
電圧では逆に多数の電子はノンドープＧａＡｓ中を走す
るようになる。ヘンダースン（Ｈｅｎｄｅｒｓｏｎ）ら
がアイ・イー・イー・イー・エレクトロン・デバイス・
レターズ（ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ
Ｌｅｔｔ、）、第ＥＤＬ−７巻、２８８頁（１９８６年
）に報告したように、Ｉｎｏ、２Ｇａｏ、ＢＡｓ歪層に
於ける電子飽和速度はＧａＡｓのそれの約１．５倍と高
いので、素子のキャリア輸送特性が飽和速度に依って支
配されるような超微細ゲートにおいても良好な速度変調
が行える。

ここで、電圧Ｖｃを簡単に見積もってみる。ＥｌとＥ１
２伝導帯の底から測った高さほぼ同じと見なすと、第２
のチャネル層（バッファｌチャネル界面から２００Ａの
位置）が第１のチャネル層（バッファｌチャネル界面か
ら５０Ａの位置、バッファｌチャネル界面からの真空電
位降下をΔＶ１とする）より伝導帯不連続（約１７０ｍ
ｅＶ）だけ低エネルギーになる状態がＥｌｌとＥｌ２の
交差する条件である。ＶＣをＶｃ　＝　ＶＯＦＦ＋ΔＶ
ｃ（ＶＯＦＦ：ＥＦＴのしきい値電圧）とおくと、ゲー
ト電圧がＶｃの時のゲート界面（バッファｌチャネル界
面から７５ＯＡの位置）の真空電位はバッファーチャネ
ル界面よりΔＶｃだけ低エネルギーになる。電界が一様
であると仮定すると、ΔＶｃは下式を解くことによって
得られる。

ΔＶｃ　　　　ΔＶ１　＋　１７０ｍｅＶ　　　　　Δ
ｖ１７５０Ａ　　　　　２００Ａ　　　　　　　　　　
５０Ａこれから、ΔＶｃ〜８５０ｍｅＶとなることが分
かる。このように本発明では基底準位が量子井戸層の膜
厚によって一意的に決まり、バイアス依存性を持たない
ため、遷移電圧Ｖｃの制御が容易であり、素子の設計性
も向上する。

第４図に本発明の第二の実施例の速度変調型ＦＥＴの素
子断面図を示す。図に於て、ＩはＳ、１．ＧａＡｓ基板
、４２はノンドープＧａＡｓから成るバッファ層、４３
はノンドープＩｎｏ、２Ｇａ□、ＢＡｓから成る第１の
量子井戸チャネル層、４４はノンドープＡＩ０．２Ｇａ
ｇ、ＢＡ３から成るポテンシャルバリヤ層、４５はノン
ドープＧａＡｓから成る第２の量子井戸チャネル層、４
６は不純物濃度１８　　　３２Ｘ１０７ｃｍのｎ型Ａ１ｏ、２ＧａＯ０８Ａ８から成
るゲート絶縁層（電子供給層）で、４７はキャップ層で
不純物濃度５Ｘ１０１８１ｃｍ３のｎ型ＧａＡｓから構
成されている。

キャップ層４７を越えて形成されたリセス部Ｇ÷はゲー
ト電極８が形成されている。また、チャネル層４３と４
５中には２次元電子ガスが生成されている。

キャップ層４７表面にソース電極９Ｓ、ドレイン電極９
Ｄを蒸着により形成後、アロイ領域Ａｓ、ＡＤが形成さ
れて、チャネル層４３．４５とのオーム性接触をとっで
ある。

第５図は熱平衡状態に於けるこの素子のゲート下のバン
ドダイヤグラムである。ここで、８．４２〜４６の数字
は第５図に於けるそれに対応する。

Ｅｌｌ、Ｅ１２は、各為第１のチャネル４３と第２のチ
ャネル４５に於ける電子の基底準位である。このような
素子に於ても第一の実施例と同様な仕組みで良好な速度
変調を実現することが出来る。第一の実施例では電荷供
給層がないため、充分な電流駆動能力が得られなかった
が、このような構造をとることによって電流駆動能力の
向上も可能になる。

第６図に本発明の第三の実施例の速度変調型ＦＥＴの素
子断面図を示す。図に於て、ＩはＳ、１．ＧａＡｓ基板
、６２はノンドープＧａＡｓから成るバッファ層、６３
はノンドープＩｎｏ、２Ｇａｏ、ＢＡｓから成る第１の
量子井戸チャネル層、６４はノンドープＡＩｏ、２Ｇａ
ｏ、ＢＡｓから成るポテンシャルバリヤ層、６５は不純
物濃度６×１０１０１７１Ｃのｎ型ＧａＡｓから成る第
２の量子井戸チャネル層、６６はゲート絶縁層でノンド
ープＡｌｏ、４Ｇａｏ、６Ａｓかも構成されている。ゲ
ート絶縁層６６の表面にはゲート電極８が形成されてい
る。イオン注入によってｎ壁領域Ｉｓ、ＩＤを形成後、
ソース電極９Ｓ、ドレイン電極９８．ドレイン電極９Ｄ
が蒸着により形成され、チャネル層６３．６５とのオー
ム性接触をとっである。

第７図は熱平衡状態に於けるこの素子のゲート下のバン
ドダイヤグラムである。ここで、８．６２〜６６の数字
は第６図に於けるそれに対応する。

Ｅｌｌ、Ｅ１２は、各々第１のチャネル６３と第２のチ
ャネル６５に於ける電子の基底準位である。このような
素子に於ては、ＩｎＧａＡｓとＧａＡｓの電子飽和速度
の違いに基づく速度変調効果と、従来の速度変調ＦＥＴ
と同様な原理（即ち、チャネルに於けるドーピングの有
無に伴う移動度の違い）の基づく電子移動度変調効果が
相まって、極めて良好な電流変調が実現可能である。ま
た、この実施例ではチャネルがｎ形半導体で構成されて
いるため、第二の実施例と同様に高い電流駆動能力が得
られる。この第三の実施例の変形として、第一の量子井
戸チャネル層にｎ型不純物を１０１８１ｃｍ３．第２の
量子井戸チャネル層にｎ型不純物を５Ｘ１０　／ａｍを
各々ドーピングした場合についても発明の効果が得られ
る。

以上の実施例ではＡｌＧａＡｓ／ＩｎＧａＡｓ／ＧａＡ
ｓ歪系を用いて本発明を説明したが、本発明はＡｌＯ，
４８Ｉｎｏ、５２ＡＳ／Ｇａｏ４□−ｘＩｎｏ、５３＋
ｘＡＳ／Ｇａｏ　４□Ｉｎｏ、５３ＡＳ歪系等の他の材
料系でも実現可能である。

（発明の効果）以上の発明の詳細な説明から明らかなように、本発明に
よれば、互いに異なる材料から成り、トンネルバリヤを
介して隣接配置された一対の量子井戸層をチャネルとし
て有することにより、速度変調型ＦＥＴの電流変調特性
を大幅に改善できると共に、キャリアの基底準位は有効
質量と井戸幅によって制御できるため、素子設計も容易
になる。

チャネル層に対する電荷供給層として不純物をドーピン
グした半導体層を設けると十分な電流駆動能力が得られ
る。また、チャネル層に不純物をドーピングすれば、速
度変調効果が増幅される他、電流駆動能力を高めること
ができる。

【図面の簡単な説明】

第１図は本発明による第一の実施例の素子構造断面図、
第２図は第一の実施例の熱平衡に於けるポテンシャルバ
ンド図、第３図は本発明の速度変調動作を示すポテンシ
ャルバンド図、第４図は本発明による第二の実施例の素
子構造断面図、第５図は第二の実施例の熱平衡に於ける
ポテンシャルバンド図、第６図は本発明による第三の実
施例の素子構造断面図、第７図は第三の実施例の熱平衡
に於けるポテンシャルバンド図、第８図は従来技術によ
る速度変調型ＦＥＴの一例の素子構造断面図で、第９図
は従来の速度変調型ＦＥＴの熱平衡に於けるポテンシャ
ルバンド図である。図に於て、１・８．１．ＧａＡｓ基板、２，４，６，４４，６４，
６６．８４．８６・・・ノンドープＡｌＧａＡｓ層、３
，４３．６３・・・・−・ノンドープＩｎＧａＡｓ歪層
、５．４２，４５，６２．８３・・・ノンドープＧａＡ
ｓ層、８・・・ショットキーゲート電極、９Ｓ、９Ｄ−
０，オーム性電極、４６−ｎ型ＡｌＧａＡｓ層、４７，
６５．８５・ｎ型ＧａＡｓ層、ＡＳ、ＡＤ・・・アロイ
領域、ＩＳ、ＩＤ・・・ｎ型注入領域、Ｅｌ　、Ｅｌ・
・・電子基底準位である。

Claims

【特許請求の範囲】

（１）キャリアがトンネル効果によって透過できる厚み
を有するポテンシャルバリア層を介して形成された一対
の量子井戸層をチャネル層として有し、該チャネル層と
ゲート絶縁層を介して設置されたゲート電極に電圧を印
加することによって電荷制御をなす電界効果トランジス
タであって、前記一対の量子井戸層は、各量子井戸層に
形成される一対のキャリアの基底準位のエネルギー大小
関係がゲート電圧の高低に応じて入れ換わるように形成
されると共に、前記一対の量子井戸層が互いにキャリア
の有効質量の異なる材料から構成されていることを特徴
とする速度変調型電界効果トランジスタ。
（２）特許請求の範囲第１項記載の速度変調型電界効果
トランジスタにおいて、前記一対の量子井戸層の少なく
とも一方に２次元キャリアガスが生成されるべく前記一
対の量子井戸層を除く少なくとも１層の半導体層に不純
物がドーピングされた電荷供給層を備えてなることを特
徴とする速度変調型電界効果トランジスタ。
（３）特許請求の範囲第１項記載の速度変調型電界効果
トランジスタにおいて、前記一対の量子井戸層の少なく
とも一方に不純物がドーピングされていることを特徴と
する速度変調型電界効果トランジスタ。