JPH0312769B2 - - Google Patents
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- JPH0312769B2 JPH0312769B2 JP59000523A JP52384A JPH0312769B2 JP H0312769 B2 JPH0312769 B2 JP H0312769B2 JP 59000523 A JP59000523 A JP 59000523A JP 52384 A JP52384 A JP 52384A JP H0312769 B2 JPH0312769 B2 JP H0312769B2
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- Japan
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- inas
- alxga
- asysb
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明はヘテロ接合半導体デバイスに関し、特
にInAs／AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）
系のヘテロ接合を用いた半導体デバイスに関す
る。
にInAs／AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）
系のヘテロ接合を用いた半導体デバイスに関す
る。
２つの異種半導体の接合（ヘテロ接合）は、導
電帯の底の不連続性によりヘテロ界面の低い導電
帯側に電子蓄積層を形成したりキヤリヤを閉じ込
める作用があり、高速デバイスや半導体レーザ等
に利用されている。ヘテロ接合の特性は、接合す
る２種の半導体のエネルギ・バンド構造（エネル
ギ・バンド・ギヤツプ、電子親和度）により著し
く異なる。
電帯の底の不連続性によりヘテロ界面の低い導電
帯側に電子蓄積層を形成したりキヤリヤを閉じ込
める作用があり、高速デバイスや半導体レーザ等
に利用されている。ヘテロ接合の特性は、接合す
る２種の半導体のエネルギ・バンド構造（エネル
ギ・バンド・ギヤツプ、電子親和度）により著し
く異なる。
従来、高速デバイスに用いられてきた代表的な
ヘテロ接合はGaAs／AlGaAs系であり、GaAs
MESFET以上の高速動作を与えるが、動作層の
GaAs内でキヤリヤがＰ谷（主バンド）からＬ谷
（サブバンド）へ遷移しやすいため、負性微分移
動度を伴う谷間散乱が起こり、バリステイツクデ
バイスや高移動度能動デバイスを実現する上で問
題があつた。
ヘテロ接合はGaAs／AlGaAs系であり、GaAs
MESFET以上の高速動作を与えるが、動作層の
GaAs内でキヤリヤがＰ谷（主バンド）からＬ谷
（サブバンド）へ遷移しやすいため、負性微分移
動度を伴う谷間散乱が起こり、バリステイツクデ
バイスや高移動度能動デバイスを実現する上で問
題があつた。
したがつて、本発明の目的はGaAs／AlGaAs
系およびInGaAs系ヘテロ接合デバイスの問題点
を解決した高速デバイスを提供することにあり、
この目的は、本発明においてInAsとAlxGa1-x
AsySb1-yとのヘテロ接合を用いた半導体デバイ
スによつて解決される。
系およびInGaAs系ヘテロ接合デバイスの問題点
を解決した高速デバイスを提供することにあり、
この目的は、本発明においてInAsとAlxGa1-x
AsySb1-yとのヘテロ接合を用いた半導体デバイ
スによつて解決される。
本発明は、GaAsの代わりにInAsを用いる。第
１図の電界強度と電子のドリフト速度との関係に
示されているように、InAsはGaAsに比べ電子の
低電界移動度が大きいこと、ピーク速度が大きい
こと、電子速度のオーバーシユートが大きいこと
などの利点がある。このため高速動作する電子輸
送デバイスの動作層としてはGaAsより適してい
る。
１図の電界強度と電子のドリフト速度との関係に
示されているように、InAsはGaAsに比べ電子の
低電界移動度が大きいこと、ピーク速度が大きい
こと、電子速度のオーバーシユートが大きいこと
などの利点がある。このため高速動作する電子輸
送デバイスの動作層としてはGaAsより適してい
る。
さて、InAsを動作層、すなわち実際にキヤリ
ヤが走行する層として用いるためには、InAsと
接合する他方の半導体が電子親和度はInAsより
小さいが禁制帯幅はInAsより大きくかつInAsに
格子整合したものでなければならない。本発明に
よる４元混晶AlxGa1-xAsySb1-y（ｙ＝0.067x＋
0.09）はこれらの条件を満足した材料である。即
ち、AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）のエ
ネルギ・バンドギヤツプは、第２図に示すように
0.75eV〜1.6eVであり（InAsは0.36eV）、格子定
数はIsAsに等しい6.058Åである。またAlSb，
GaAs，InAsの電子親和度はそれぞれ3.64eV，
4.05eV，4.03eV，4.54eVであるので、AlxGa1-x
AsySb1-y（ｙ＝0.067x＋0.09）とInAsの電子親和
度は、InAsの方が、約0.5eV〜0.9eV大きいと考
えられる。
ヤが走行する層として用いるためには、InAsと
接合する他方の半導体が電子親和度はInAsより
小さいが禁制帯幅はInAsより大きくかつInAsに
格子整合したものでなければならない。本発明に
よる４元混晶AlxGa1-xAsySb1-y（ｙ＝0.067x＋
0.09）はこれらの条件を満足した材料である。即
ち、AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）のエ
ネルギ・バンドギヤツプは、第２図に示すように
0.75eV〜1.6eVであり（InAsは0.36eV）、格子定
数はIsAsに等しい6.058Åである。またAlSb，
GaAs，InAsの電子親和度はそれぞれ3.64eV，
4.05eV，4.03eV，4.54eVであるので、AlxGa1-x
AsySb1-y（ｙ＝0.067x＋0.09）とInAsの電子親和
度は、InAsの方が、約0.5eV〜0.9eV大きいと考
えられる。
以下添付図面を参照して本発明の具体的な実施
例を述べる。
例を述べる。
第３図に本発明による変調ドーピングシヨツト
キゲート電界効果トランジスタの実施例の断面構
造を示す。第３図において、半絶縁性InP基板１
１上に、1μmのアンドープIn0.53Ga0.47As層１２、
各2000ÅのアンドープIn0.65Ga0.35As層１３、
In.0.77Ga0.23As層１４、In0.88Ga0.12As層１５、
1μmのAlAs0.16Sb0.84層１６、1000Åのアンドー
プInAs層１７、０〜200ÅのアンドープAl0.5
Ga0.5As0.12Sb0.88層１８、Siドープによる厚さ500
〜1000Åの１×10181／cm3のn+型Al0.5Ga0.5As0.12
Sb0.88層１９を例えば分子線エピタキシヤル法に
より順次成長させ、このn+型Al0.5Ga0.5As0.12
Sb0.88１９上にAlのシヨツトキゲート電極２０と
ゲート電極２０の両側にAuGeNiのオーミツク電
極２１，２２とを設けた構造である。第４図に示
すように、InAsとAl0.5Ga0.5As0.12Sb0.88との導電
帯の底の不連続性のためにヘテロ界面のInAs側
に電子の蓄積が起こる。すなわち、InAsの電子
親和度が大きいためn+型Al0.5Ga0.5As0.12Sb0.88層
内のドナにより供給された電子がInAs側に引き
つけられて電子蓄積層が形成される。この電子蓄
積層がソース・ドレイン間の電気伝導に寄与する
わけであるが、InAs層には不純物をドープして
いないためにイオン化不純物散乱が少なくなり、
特にイオン化不純物散乱が支配的になる低温でこ
の効果は大きく高電子移動度が得られる。これと
同様の原理、即ちキヤリアが発生するドープ領域
と実際にキヤリヤが動き回るアンドープ領域とを
空間的に分散したFETとしては、従来GaAs／
AlGaAsヘテロ接合を用いたものが知られてい
る。本発明では動作層としてGaAsのかわりに
InAsを用いているため前述したようにInAsの電
子速度がGaAsのそれより大きいことにより高速
動作が可能となる。またIn0.52Al0.98As／In0.53
Ga0.47Alテロ界面を用いたFETも最近提案されて
いるが、In0.53Ga0.47As混晶中での合金散乱の影
響のため高電子移動度が得られていないのが実状
である。本発明によるFETでは、動作層にInAs
を用いているため合金散乱の問題はなく、高速動
作のFETが実現できる。なお本発明によるFET
では、基板に半絶縁性のInPを用い、また
InxGa1-xAsの組成がステツプ状に異なるバツフ
ア層を用いている。これはInAsに格子整合する
良質な半絶縁性基板がないために、基板としては
InPを用い、また少しずつ格子定数の異なつたバ
ツフア層を用いている。このInxGa1-xAsバツフ
ア層は界面で0.8％の格子不整が存在するが、こ
のバツフア層上に成長させたInAs層は良質の結
晶になつていることが第５図に示すＸ線回折実験
の結果より判明している。
キゲート電界効果トランジスタの実施例の断面構
造を示す。第３図において、半絶縁性InP基板１
１上に、1μmのアンドープIn0.53Ga0.47As層１２、
各2000ÅのアンドープIn0.65Ga0.35As層１３、
In.0.77Ga0.23As層１４、In0.88Ga0.12As層１５、
1μmのAlAs0.16Sb0.84層１６、1000Åのアンドー
プInAs層１７、０〜200ÅのアンドープAl0.5
Ga0.5As0.12Sb0.88層１８、Siドープによる厚さ500
〜1000Åの１×10181／cm3のn+型Al0.5Ga0.5As0.12
Sb0.88層１９を例えば分子線エピタキシヤル法に
より順次成長させ、このn+型Al0.5Ga0.5As0.12
Sb0.88１９上にAlのシヨツトキゲート電極２０と
ゲート電極２０の両側にAuGeNiのオーミツク電
極２１，２２とを設けた構造である。第４図に示
すように、InAsとAl0.5Ga0.5As0.12Sb0.88との導電
帯の底の不連続性のためにヘテロ界面のInAs側
に電子の蓄積が起こる。すなわち、InAsの電子
親和度が大きいためn+型Al0.5Ga0.5As0.12Sb0.88層
内のドナにより供給された電子がInAs側に引き
つけられて電子蓄積層が形成される。この電子蓄
積層がソース・ドレイン間の電気伝導に寄与する
わけであるが、InAs層には不純物をドープして
いないためにイオン化不純物散乱が少なくなり、
特にイオン化不純物散乱が支配的になる低温でこ
の効果は大きく高電子移動度が得られる。これと
同様の原理、即ちキヤリアが発生するドープ領域
と実際にキヤリヤが動き回るアンドープ領域とを
空間的に分散したFETとしては、従来GaAs／
AlGaAsヘテロ接合を用いたものが知られてい
る。本発明では動作層としてGaAsのかわりに
InAsを用いているため前述したようにInAsの電
子速度がGaAsのそれより大きいことにより高速
動作が可能となる。またIn0.52Al0.98As／In0.53
Ga0.47Alテロ界面を用いたFETも最近提案されて
いるが、In0.53Ga0.47As混晶中での合金散乱の影
響のため高電子移動度が得られていないのが実状
である。本発明によるFETでは、動作層にInAs
を用いているため合金散乱の問題はなく、高速動
作のFETが実現できる。なお本発明によるFET
では、基板に半絶縁性のInPを用い、また
InxGa1-xAsの組成がステツプ状に異なるバツフ
ア層を用いている。これはInAsに格子整合する
良質な半絶縁性基板がないために、基板としては
InPを用い、また少しずつ格子定数の異なつたバ
ツフア層を用いている。このInxGa1-xAsバツフ
ア層は界面で0.8％の格子不整が存在するが、こ
のバツフア層上に成長させたInAs層は良質の結
晶になつていることが第５図に示すＸ線回折実験
の結果より判明している。
このバツフア層は本実施例で述べたものに限ら
ず、格子定数の異なる半導体層間を無理なく結び
つけるものであれば、どのようなものでも良い。
ず、格子定数の異なる半導体層間を無理なく結び
つけるものであれば、どのようなものでも良い。
第６図には本発明による実空間遷移型半導体素
子の実施例の断面構造を示す。第６図において、
半絶縁性InP基板３１上に、1μmのアンドープ
In0.53Ga0.47As層３２、各2000Åのアンドープ
In0.65Ga0.35As層３３、In0.77Ga0.23As層３４、
In0.88Ga0.12As層３５、1μmのAlAs0.16Sb0.84層３
６を成長させ、その上にAl0.5Ga0.5As0.12Sb0.88層
３７、とInAs層３８とを交互に積層成長させる。
この実施例ではダブルヘテロ接合を繰り返した多
重積構造であるが、単一ヘテロ接合の単一積層構
造でも良い。３９，４０はこの積層構造にほぼ垂
直に設けられたオーミツク電極である。前述と同
様に各ヘテロ界面のInAs側に電子蓄積層が形成
される。オーミツク電極３９，４０間に電界を印
加すると、InAs中の電子は加速されてホツトエ
レクトロンとなるが、InAs中の上の谷（Ｌ谷）
に遷移する前にAl0.5Ga0.5As0.12Sb0.88層中に散乱
される。Al0.5Ga0.5As0.12Sb0.88中では電子の移動
度はInAs中よりも小さいために負性微分抵抗が
生じる。電子の遷移時間は横方向の長さで決まる
ため、ガンダイオードより高周波での動作が期待
できる。従来この型の半導体素子としては、
GaAs−AlGaAsへテロ界面を用いたものが知ら
れている。ところがGaAsではＰ谷とＬ谷間のエ
ネルギー差△EPLが0.31eVと比較的小さいため、
ホツトエレクトロンがAlxGa1-xAs中に散乱する
前にＬ谷に遷移しやすい。したがつて、負性微分
抵抗は得られてもそれはガン効果によるものであ
り、純粋な実空間遷移による負性微分性抵抗とい
う現象は実現し難かつた。これに比で本発明によ
るInAs／AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）
へテロ接合を用いたものではInAsの△EPLが
0.7eVと大きいため、InAs中のホツトエレクトロ
ンがAlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）中に
散乱する前にＬ谷へ遷移するという現象が起こり
にくく、高電界で純粋な実空間遷移による負性微
分抵抗が得られる。なお変調ドピング法によりア
ンドープInAs層３８とn+型Al0.5Ga0.5As0.12Sb0.88
層３７とを形成してInAs中の電子移動度を高め
てもよい。
子の実施例の断面構造を示す。第６図において、
半絶縁性InP基板３１上に、1μmのアンドープ
In0.53Ga0.47As層３２、各2000Åのアンドープ
In0.65Ga0.35As層３３、In0.77Ga0.23As層３４、
In0.88Ga0.12As層３５、1μmのAlAs0.16Sb0.84層３
６を成長させ、その上にAl0.5Ga0.5As0.12Sb0.88層
３７、とInAs層３８とを交互に積層成長させる。
この実施例ではダブルヘテロ接合を繰り返した多
重積構造であるが、単一ヘテロ接合の単一積層構
造でも良い。３９，４０はこの積層構造にほぼ垂
直に設けられたオーミツク電極である。前述と同
様に各ヘテロ界面のInAs側に電子蓄積層が形成
される。オーミツク電極３９，４０間に電界を印
加すると、InAs中の電子は加速されてホツトエ
レクトロンとなるが、InAs中の上の谷（Ｌ谷）
に遷移する前にAl0.5Ga0.5As0.12Sb0.88層中に散乱
される。Al0.5Ga0.5As0.12Sb0.88中では電子の移動
度はInAs中よりも小さいために負性微分抵抗が
生じる。電子の遷移時間は横方向の長さで決まる
ため、ガンダイオードより高周波での動作が期待
できる。従来この型の半導体素子としては、
GaAs−AlGaAsへテロ界面を用いたものが知ら
れている。ところがGaAsではＰ谷とＬ谷間のエ
ネルギー差△EPLが0.31eVと比較的小さいため、
ホツトエレクトロンがAlxGa1-xAs中に散乱する
前にＬ谷に遷移しやすい。したがつて、負性微分
抵抗は得られてもそれはガン効果によるものであ
り、純粋な実空間遷移による負性微分性抵抗とい
う現象は実現し難かつた。これに比で本発明によ
るInAs／AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）
へテロ接合を用いたものではInAsの△EPLが
0.7eVと大きいため、InAs中のホツトエレクトロ
ンがAlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）中に
散乱する前にＬ谷へ遷移するという現象が起こり
にくく、高電界で純粋な実空間遷移による負性微
分抵抗が得られる。なお変調ドピング法によりア
ンドープInAs層３８とn+型Al0.5Ga0.5As0.12Sb0.88
層３７とを形成してInAs中の電子移動度を高め
てもよい。
第７図は本発明によるバイポーラヘテロ接合ト
ランジスタの実施例を示す。第７図においてP+
型InAs基板（ｎ＝２×10181／cm3）４１上に
0.5μm厚のP-型InAsコレクタ層（１×10161／cm3）
４２、500Å厚のn+型（１×10191／cm3）InAsベ
ース層４３、0.2μm厚のＰ型（２×10171／cm3）
Al0.5Ga0.5As0.12Sb0.88エミツタ層４４、0.2μm厚
のP+型（１×10191／cm3）InAsキヤツプ層４５を
備えた構造である。この構造のトランジスタは、
ベース、コレクタの動作層で大きな電流密度が得
られ、gmが大きいこと、フアンアウト依存性が
小さいこと、動作振幅が小さいことなどの利点が
ある。またベース層の厚さをサブ・ミクロンまで
縮小できるとバリステイツク動作又は電子速度の
オーバーシユート効果が可能である。
ランジスタの実施例を示す。第７図においてP+
型InAs基板（ｎ＝２×10181／cm3）４１上に
0.5μm厚のP-型InAsコレクタ層（１×10161／cm3）
４２、500Å厚のn+型（１×10191／cm3）InAsベ
ース層４３、0.2μm厚のＰ型（２×10171／cm3）
Al0.5Ga0.5As0.12Sb0.88エミツタ層４４、0.2μm厚
のP+型（１×10191／cm3）InAsキヤツプ層４５を
備えた構造である。この構造のトランジスタは、
ベース、コレクタの動作層で大きな電流密度が得
られ、gmが大きいこと、フアンアウト依存性が
小さいこと、動作振幅が小さいことなどの利点が
ある。またベース層の厚さをサブ・ミクロンまで
縮小できるとバリステイツク動作又は電子速度の
オーバーシユート効果が可能である。
従来知られているGaAs／AlxGa1-xAs系のバ
イポーラ・ヘテロ接合トランジスタではベース層
にGaAsを用いているため前述したようにＰ谷と
Ｌ谷間のエネルギー差△EPLが比較的小さく、帯
間フオノン散乱が生起しやすい。これに比べ本発
明によるトランジスタではInAsを動作層として
用いており△EPLが大きいので、ベース領域で帯
間フオノン散乱されずにバリステイツク動作また
は電子速度のオーバーシユート動作が起こりやす
い。このため超高速のトランジスタが実現でき
る。
イポーラ・ヘテロ接合トランジスタではベース層
にGaAsを用いているため前述したようにＰ谷と
Ｌ谷間のエネルギー差△EPLが比較的小さく、帯
間フオノン散乱が生起しやすい。これに比べ本発
明によるトランジスタではInAsを動作層として
用いており△EPLが大きいので、ベース領域で帯
間フオノン散乱されずにバリステイツク動作また
は電子速度のオーバーシユート動作が起こりやす
い。このため超高速のトランジスタが実現でき
る。
以上のように、本発明によるInAs／AlxGa1-x
AsySb1-y（ｙ＝0.067x＋0.09）ヘテロ接合を用い
た種々のデバイスは、従来のデバイスに比べて動
作速度が高いため、現在FET、ICガンダイオー
ド等が用いられている。あらゆる分野に用いるこ
とができ、その産業上の利用価値は極めて大きく
特に高速処理が必要な分野、例えば計算機の
CPU、メモリ、画像処理等での利用が期待でき
る。
AsySb1-y（ｙ＝0.067x＋0.09）ヘテロ接合を用い
た種々のデバイスは、従来のデバイスに比べて動
作速度が高いため、現在FET、ICガンダイオー
ド等が用いられている。あらゆる分野に用いるこ
とができ、その産業上の利用価値は極めて大きく
特に高速処理が必要な分野、例えば計算機の
CPU、メモリ、画像処理等での利用が期待でき
る。
第１図は、GaAs、InAsの電子速度の電界強度
依存性を示す図である。第２図は、−Ｖ族化合
物半導体のエネルギーバンドギヤツプと格子定数
との関係を示す図である。第３図は、本発明によ
るInAs／AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）
の界面を用いた変調ドープ電界効果トランジスタ
の断面図である。第４図は、InAs／Al0.5Ga0.5
As0.12Sb0.88ヘテロ界面でのエネルギーバンド図
である。第５図は、InP基板上にInxGa1-xAs多
層バツフア層を介して成長させたInAsのＸ線ロ
ツキング・カーブである。第６図は、本発明によ
るInAs／AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）
ヘテロ界面を用いた実空間遷移型半導体素子の断
面構造図である。第７図は、ベース層にInAs、
エミツタ層にAlxGa1-xAsySb1-y（ｙ＝0.067x＋
0.09）を用いた本発明によるバイポーラ・ヘテロ
接合トランジスタの断面構造図である。 １１，３１は半絶縁性InP基板、１２，３２は
In0.53Ga0.47As層、１３，３３はIn0.65Ga0.35As層、
１４，３４はIn0.77Ga0.23As層、１５，３５は
In0.88Ga0.12As層、１６，３６はAlAs0.16Sb0.84層、
１７はアンドープInAs層、１８はアンドープ
Al0.5Ga0.5As0.12Sb0.88層、１９はn+型Al0.5Ga0.5
As0.12Sb0.88層、２０はシヨツトキ電極、２１，
２２はオーミツク電極、３７はAl0.5Ga0.5As0.12
Sb0.88層、３８はInAs層、３９，４０はオーミツ
ク電極、４１はP+型InAs基板、４２はP-型InAs
コレクタ層、４３はn+型InAsベース層、４４は
Ｐ型AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）層、
４５はP+型InAsキヤツプ層。
依存性を示す図である。第２図は、−Ｖ族化合
物半導体のエネルギーバンドギヤツプと格子定数
との関係を示す図である。第３図は、本発明によ
るInAs／AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）
の界面を用いた変調ドープ電界効果トランジスタ
の断面図である。第４図は、InAs／Al0.5Ga0.5
As0.12Sb0.88ヘテロ界面でのエネルギーバンド図
である。第５図は、InP基板上にInxGa1-xAs多
層バツフア層を介して成長させたInAsのＸ線ロ
ツキング・カーブである。第６図は、本発明によ
るInAs／AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）
ヘテロ界面を用いた実空間遷移型半導体素子の断
面構造図である。第７図は、ベース層にInAs、
エミツタ層にAlxGa1-xAsySb1-y（ｙ＝0.067x＋
0.09）を用いた本発明によるバイポーラ・ヘテロ
接合トランジスタの断面構造図である。 １１，３１は半絶縁性InP基板、１２，３２は
In0.53Ga0.47As層、１３，３３はIn0.65Ga0.35As層、
１４，３４はIn0.77Ga0.23As層、１５，３５は
In0.88Ga0.12As層、１６，３６はAlAs0.16Sb0.84層、
１７はアンドープInAs層、１８はアンドープ
Al0.5Ga0.5As0.12Sb0.88層、１９はn+型Al0.5Ga0.5
As0.12Sb0.88層、２０はシヨツトキ電極、２１，
２２はオーミツク電極、３７はAl0.5Ga0.5As0.12
Sb0.88層、３８はInAs層、３９，４０はオーミツ
ク電極、４１はP+型InAs基板、４２はP-型InAs
コレクタ層、４３はn+型InAsベース層、４４は
Ｐ型AlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）層、
４５はP+型InAsキヤツプ層。
Claims (1)
- 【特許請求の範囲】 １ InAsとAlxGa1-xAsySb1-y（ｙ＝0.067x＋
0.090）とのヘテロ接合を用いたことを特徴とす
る半導体デバイス。 ２ 半絶縁性InP基板上のアンドープIn0.53Ga0.47
As層と、該In0.53Ga0.47As層上のステツプ状に組
成を変えたInxGa1-xAs多層バツフア層と、該バ
ツフア層上のアンドープAlxGa1-xAsySb1-y（ｙ
＝0.067x＋0.09）層と、該AlxGa1-xAsySb1-y層
上のアンドープInAs層と、該InAs層上のアンド
ープAlxGa1-xAsySb1-y（ｙ＝0.067x＋0.09）層
と、該AlxGa1-xAsySb1-y層上のn+型AlxGa1-x
AsySb1-y（ｙ＝0.067x＋0.09）とを備え、前記n+
型AlxGa1-xAsySb1-y層の離隔した２領域にソー
スおよびドレイン用のオーミツク電極をそれぞれ
設け、これらの電極間にゲート用のシヨツトキ電
極を設けた電界効果トランジスタであることを特
徴とする特許請求の範囲第１項記載の半導体デバ
イス。 ３ 半絶縁性InP基板上のアンドープIn0.53Ga0.47
As層と、該In0.53Ga0.47As層上のステツプ状に組
成を変えたInxGa1-xAs多層バツフア層と、該バ
ツフア層上のアンドープAlxGa1-xAsySb1-y（ｙ
＝0.067x＋0.09）層と、該AlxGa1-xAsySb1-y層
上にInAsとAlxGa1-xAsySb1-yの単一または多重
の積層を有し、該積層部の両側面にオーミツク電
極を設けた半導体素子であることを特徴とする特
許請求の範囲第１項記載の半導体デバイス。 ４ ｐ型InAs基板上にp-型InAsコレクタ層、n+
型InAsベース層、該ベース層上にｐ型AlxGa1-x
AsySb1-y（ｙ＝0.067x＋0.09）エミツタ層を備え
たバイポーラヘテロ接合トランジスタであること
を特徴とする特許請求の範囲第１項記載の半導体
デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000523A JPS60144979A (ja) | 1984-01-07 | 1984-01-07 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000523A JPS60144979A (ja) | 1984-01-07 | 1984-01-07 | 半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144979A JPS60144979A (ja) | 1985-07-31 |
| JPH0312769B2 true JPH0312769B2 (ja) | 1991-02-21 |
Family
ID=11476125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59000523A Granted JPS60144979A (ja) | 1984-01-07 | 1984-01-07 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022014530A1 (ja) | 2020-07-13 | 2022-01-20 | 日油株式会社 | 無線起爆システム及び無線起爆システム用中継装置及び無線起爆システムを用いた無線起爆方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4827320A (en) * | 1986-09-19 | 1989-05-02 | University Of Illinois | Semiconductor device with strained InGaAs layer |
| US4987462A (en) * | 1987-01-06 | 1991-01-22 | Texas Instruments Incorporated | Power MISFET |
| US5091759A (en) * | 1989-10-30 | 1992-02-25 | Texas Instruments Incorporated | Heterostructure field effect transistor |
| JP2539268B2 (ja) * | 1989-07-12 | 1996-10-02 | 富士通株式会社 | 半導体装置 |
| WO1992017908A1 (fr) * | 1991-03-28 | 1992-10-15 | Asahi Kasei Kogyo Kabushiki Kaisha | Transistor a effet de champ |
| JP3173080B2 (ja) * | 1991-12-05 | 2001-06-04 | 日本電気株式会社 | 電界効果トランジスタ |
| JP3224437B2 (ja) * | 1992-11-30 | 2001-10-29 | 富士通株式会社 | Ｉｉｉ−ｖ族化合物半導体装置 |
| CN103137477B (zh) * | 2013-02-27 | 2016-01-13 | 中国科学院半导体研究所 | 在Si基上制备InP基HEMT的方法 |
-
1984
- 1984-01-07 JP JP59000523A patent/JPS60144979A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022014530A1 (ja) | 2020-07-13 | 2022-01-20 | 日油株式会社 | 無線起爆システム及び無線起爆システム用中継装置及び無線起爆システムを用いた無線起爆方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60144979A (ja) | 1985-07-31 |
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