JPH01144734A - ディジタル加入者線搬送装置 - Google Patents
ディジタル加入者線搬送装置Info
- Publication number
- JPH01144734A JPH01144734A JP62304182A JP30418287A JPH01144734A JP H01144734 A JPH01144734 A JP H01144734A JP 62304182 A JP62304182 A JP 62304182A JP 30418287 A JP30418287 A JP 30418287A JP H01144734 A JPH01144734 A JP H01144734A
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- Japan
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- circuit
- data
- digital subscriber
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- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル加入者線搬送装置に関し、特にＩ
Ｓ ＤＮ （Ｉｎｔｅｇｒａｔｅｄ ５ｅｒｖｉｃｅ
ｓ ＤｉｇｉｔａｌＮｅｔＷＯｒｋ ：総合サージスデ
ィジタル統合網）の基本アクセスディジ°タル加入者線
クロックをＰＣＭ一次群信号に多重化するディジタル加
入者線搬送装置に関する。
Ｓ ＤＮ （Ｉｎｔｅｇｒａｔｅｄ ５ｅｒｖｉｃｅ
ｓ ＤｉｇｉｔａｌＮｅｔＷＯｒｋ ：総合サージスデ
ィジタル統合網）の基本アクセスディジ°タル加入者線
クロックをＰＣＭ一次群信号に多重化するディジタル加
入者線搬送装置に関する。
本発明は、ディジタル加入者線入力をＰＣＭ一次群信号
に多重化して搬送するディジタル加入者線搬送装置にお
いて、 入力されたデータをＦＩＦＯメモリに記憶して入力から
抽出されたクロックで読出して、対応するタイムスロッ
ト位置に多重化して出力することより、 回路規模を小さくし、装置を安価に構成するものである
。
に多重化して搬送するディジタル加入者線搬送装置にお
いて、 入力されたデータをＦＩＦＯメモリに記憶して入力から
抽出されたクロックで読出して、対応するタイムスロッ
ト位置に多重化して出力することより、 回路規模を小さくし、装置を安価に構成するものである
。
従来、ディジタル加入者線搬送装置においては、受信し
たディジタル加入者線入力をエラスティックメモリに書
込み、同じ速度の内部クロックで読出した後、並列デー
タに展開し、その抜法められたＰＣＭ一次群内のタイム
スロットに多重化する回路構成をとっていた。
たディジタル加入者線入力をエラスティックメモリに書
込み、同じ速度の内部クロックで読出した後、並列デー
タに展開し、その抜法められたＰＣＭ一次群内のタイム
スロットに多重化する回路構成をとっていた。
上述した従来のディジタル加入者線搬送装置では、エラ
スティックメモリにより内部クロックに乗り換え、さら
に並列データに変換した後多重化するため、ｌ５ＤＮ基
本アクセスディジタル加入者線入力のように、ＰＣＭ一
次群フレーム内のビット数が多い（２０ビツト）場合に
は、回路規模が大きくなってしまう問題があり、また、
この搬送装置をＬＳＩ化することが難しい問題があった
。
スティックメモリにより内部クロックに乗り換え、さら
に並列データに変換した後多重化するため、ｌ５ＤＮ基
本アクセスディジタル加入者線入力のように、ＰＣＭ一
次群フレーム内のビット数が多い（２０ビツト）場合に
は、回路規模が大きくなってしまう問題があり、また、
この搬送装置をＬＳＩ化することが難しい問題があった
。
本発明は、上述の問題を解決するもので、ＰＣＭ一次群
多重化回路の規模を小さくし、ＬＳＩ化することができ
るディジタル加入者線搬送装置を提供することを目的と
する。
多重化回路の規模を小さくし、ＬＳＩ化することができ
るディジタル加入者線搬送装置を提供することを目的と
する。
Ｃ問題点を解決するための手段〕
本発明は、ディジタル加入者線入力をＰＣＭ一次群信号
に多重化して搬送するディジタル加入者線搬送装置にお
いて、ディジタル加入者線入力に含まれるデータとクロ
ックとを分離して出方する加入者線インタフェース回路
と、データ書込み許可信号とデータ読出し許可信号をも
つＦＩＦＯメモリと、データ書込み許可信号が一方の論
理のときに前記メモリに書込みクロックを供給する第一
のアンド回路と、前記データ加入者線クロックをＰＣＭ
一次群内に多重化するタイムスロットを示すチャネルパ
ルスを発生するチャネルパルス回路と、このチャネルパ
ルス回路の出力するチャネルパルスと前記メモリの読出
し許可信号とが一方の論理のときに前記メモリに対して
読出しクロックを供給する第二のアンド回路と、前記メ
モリのデータ読出し出力を前記チャネルパルスの位置に
出力し、チャネルパルスが存在しない位置を高インピー
ダンス状態にするワイヤードオア回路とを備えたことを
特徴とする。
に多重化して搬送するディジタル加入者線搬送装置にお
いて、ディジタル加入者線入力に含まれるデータとクロ
ックとを分離して出方する加入者線インタフェース回路
と、データ書込み許可信号とデータ読出し許可信号をも
つＦＩＦＯメモリと、データ書込み許可信号が一方の論
理のときに前記メモリに書込みクロックを供給する第一
のアンド回路と、前記データ加入者線クロックをＰＣＭ
一次群内に多重化するタイムスロットを示すチャネルパ
ルスを発生するチャネルパルス回路と、このチャネルパ
ルス回路の出力するチャネルパルスと前記メモリの読出
し許可信号とが一方の論理のときに前記メモリに対して
読出しクロックを供給する第二のアンド回路と、前記メ
モリのデータ読出し出力を前記チャネルパルスの位置に
出力し、チャネルパルスが存在しない位置を高インピー
ダンス状態にするワイヤードオア回路とを備えたことを
特徴とする。
本発明では入力されたディジタル加入者線データは、Ｆ
ＩＦＯメモリに入力から抽出されたクロックによって書
き込まれる。
ＩＦＯメモリに入力から抽出されたクロックによって書
き込まれる。
ＦＩＦＯメモリに書き込まれたデータは、ＰＣＭ一次群
信号に多重化するタイムスロット位置を示すチャネルパ
ルスと読出しクロックとにより書込み順に読出され、ワ
イヤードオア回路で、多重化すべきタイムスロット位置
に多重化されて出力される。
信号に多重化するタイムスロット位置を示すチャネルパ
ルスと読出しクロックとにより書込み順に読出され、ワ
イヤードオア回路で、多重化すべきタイムスロット位置
に多重化されて出力される。
以下、本発明の実施例を図面を参照して説明する。
第１図は、本発明一実施例の構成を示すブロック図であ
り、第２図はこの実施例の動作を説明するタイムチャー
トであり、その（ａ）〜（（至）は第り図に示す点の信
号を示すものである。
り、第２図はこの実施例の動作を説明するタイムチャー
トであり、その（ａ）〜（（至）は第り図に示す点の信
号を示すものである。
本実施例のディジタル加入者線搬送装置は、入力端子か
ら入力されるディジクル加入者線入力に含まれるデータ
とクロックとを分離して出力する加入者線インタフェー
ス回路１と、データ書込み許可信号とデータ読出し許可
信号をもち、書込みクロックにより書き込まれたデータ
順に読出しクロックによりデータが読み出されるＦＩＦ
Ｏメモリ２と、データ書込み許可信号がハイレベルのと
きに前記メモリに書込みクロックを供給する第一のアン
ド回路３と、前記データ加入者線入力をＰＣＭ一次群内
に多重化するタイムスロットを示すチャネルパルスを発
生するチャネルパルス回路４と、このチャネルパルス回
路４の出力するチャネルパルスと前記ＦＩＦＯメモリ２
の読出し許可信号とがハイレベルのときのみＦＩＦＯメ
モリ２に対して読出しクロックを供給する第二のアンド
回路５と、ＦＩＦＯメモリ２のデータ出力をチャネルパ
ルス回路４からのチャネルパルスの位置でのみ出力し、
チャネルパルスが存在しない位置を高インピーダンス状
態にするワイヤードオア回路６とを備えている。
ら入力されるディジクル加入者線入力に含まれるデータ
とクロックとを分離して出力する加入者線インタフェー
ス回路１と、データ書込み許可信号とデータ読出し許可
信号をもち、書込みクロックにより書き込まれたデータ
順に読出しクロックによりデータが読み出されるＦＩＦ
Ｏメモリ２と、データ書込み許可信号がハイレベルのと
きに前記メモリに書込みクロックを供給する第一のアン
ド回路３と、前記データ加入者線入力をＰＣＭ一次群内
に多重化するタイムスロットを示すチャネルパルスを発
生するチャネルパルス回路４と、このチャネルパルス回
路４の出力するチャネルパルスと前記ＦＩＦＯメモリ２
の読出し許可信号とがハイレベルのときのみＦＩＦＯメ
モリ２に対して読出しクロックを供給する第二のアンド
回路５と、ＦＩＦＯメモリ２のデータ出力をチャネルパ
ルス回路４からのチャネルパルスの位置でのみ出力し、
チャネルパルスが存在しない位置を高インピーダンス状
態にするワイヤードオア回路６とを備えている。
次に本実施例装置の動作を第２図を参照して説明する。
ディジタル加入者線インタフェース回路１は入力端子か
ら入力されるディジタル加入者線に含まれるディジタル
信号と入力信号を分離する。ＦＩＦＯメモリ２は、第２
図（ａ）に示す書込み許可信号（インプットレディ信号
）がハイレベルであるとき、書き込まれたディジタル信
号順に第２図（６）に示す読出し許可信号（アウトプッ
トレディ信号）がハイレベルであるときに読出し可能な
メモリである。第一のアンド回路３は、ＦＩＦＯメモリ
２の書込み許可信号がハイレベルであるとき、ディジタ
ル加入者線インタフェース回路１のクロック出力をＦＩ
ＦＯメモリ２の書込みクロック（シフトイン第２図（ハ
））として出力し、ＦＩＦＯメモリ２にディジタル加入
者線インタフェース回路１のディジタル出力（第２図（
Ｃ））を書込む。
ら入力されるディジタル加入者線に含まれるディジタル
信号と入力信号を分離する。ＦＩＦＯメモリ２は、第２
図（ａ）に示す書込み許可信号（インプットレディ信号
）がハイレベルであるとき、書き込まれたディジタル信
号順に第２図（６）に示す読出し許可信号（アウトプッ
トレディ信号）がハイレベルであるときに読出し可能な
メモリである。第一のアンド回路３は、ＦＩＦＯメモリ
２の書込み許可信号がハイレベルであるとき、ディジタ
ル加入者線インタフェース回路１のクロック出力をＦＩ
ＦＯメモリ２の書込みクロック（シフトイン第２図（ハ
））として出力し、ＦＩＦＯメモリ２にディジタル加入
者線インタフェース回路１のディジタル出力（第２図（
Ｃ））を書込む。
チャネルパルス発生回路４は、加入者線入力を多重化す
べきＰＣＭ一次群内のタイムスロット位置を示すチャネ
ルパルス（第２図（ｅ））を第二のアンド回路５とワイ
ヤードオア回路６とに出力する。
べきＰＣＭ一次群内のタイムスロット位置を示すチャネ
ルパルス（第２図（ｅ））を第二のアンド回路５とワイ
ヤードオア回路６とに出力する。
第二のアンド回路５は、ＦＩＦＯメモリ２の読出し許可
信号と、パルス発生回路４のチャネルパルス出力とがと
もにハイレベルであるとき、クロックを読出しクロック
（シフトアウト）として出力する（第２図（ｆ））。Ｆ
ＩＦＯメモリ２は読出しクロックにより入力されたデー
タを書き込まれた順に出力する。
信号と、パルス発生回路４のチャネルパルス出力とがと
もにハイレベルであるとき、クロックを読出しクロック
（シフトアウト）として出力する（第２図（ｆ））。Ｆ
ＩＦＯメモリ２は読出しクロックにより入力されたデー
タを書き込まれた順に出力する。
ｌ５ＤＮ基本アクセスの場合、ＰＣＭ一次群１フレーム
内のビット数は第２図（Ｃ）に示すように２０ビツト
（Ｄ０〜ＤＩ９、Ｄｏ−Ｄ＋ｓ、・・）である。
内のビット数は第２図（Ｃ）に示すように２０ビツト
（Ｄ０〜ＤＩ９、Ｄｏ−Ｄ＋ｓ、・・）である。
ワイヤードオア回路６はＦＩＦＯメモリ２で読出された
２０ビツトのデータを第２図（ｅ）で示すチャネルパル
スがハイレベルであるときに出力し、ローレベルである
ときは、高インピーダンス（ＨｉｇｈＺ）状態にしてお
く機能を持つ。したがって、ワイヤードオア回路６の出
力は第２図（（イ）に示すようなＰＣＭ一次群多重化信
号となる。
２０ビツトのデータを第２図（ｅ）で示すチャネルパル
スがハイレベルであるときに出力し、ローレベルである
ときは、高インピーダンス（ＨｉｇｈＺ）状態にしてお
く機能を持つ。したがって、ワイヤードオア回路６の出
力は第２図（（イ）に示すようなＰＣＭ一次群多重化信
号となる。
本発明の装置は多少の遅延が許容される電話通話以外の
通信に実施するに特に適する。
通信に実施するに特に適する。
以上説明したように、本発明はＦＩＦＯメそりを使用す
るため、回路規模も小さくしてディジタル加入者線搬送
装置のＬＳＩ化を促進でき、装置そのものを安価に構成
できる効果がある。
るため、回路規模も小さくしてディジタル加入者線搬送
装置のＬＳＩ化を促進でき、装置そのものを安価に構成
できる効果がある。
第１図は本発明一実施例を示すブロック図。
第２図は実施例の動作を説明するタイムチャート。
１・・・ディジタル加入者線インタフェース回路、２・
・・ＦＩＦＯメモリ、３．５・・・アンド回路、４・・
・チャネルパルス発生回路、６・・・ワイヤードオア回
路。
・・ＦＩＦＯメモリ、３．５・・・アンド回路、４・・
・チャネルパルス発生回路、６・・・ワイヤードオア回
路。
Claims (1)
- （１）ディジタル加入者線入力をＰＣＭ一次群信号に多
重化して搬送するディジタル加入者線搬送装置において
、 ディジタル加入者線入力に含まれるデータとクロックと
を分離して出力する加入者線インタフェース回路（１）
と、 データ書込み許可信号とデータ読出し許可信号をもつＦ
ＩＦＯメモリ（２）と、 データ書込み許可信号が一方の論理のときに前記メモリ
に書込みクロックを供給する第一のアンド回路（３）と
、 前記データ加入者線クロックをＰＣＭ一次群内に多重化
するタイムスロットを示すチャネルパルスを発生するチ
ャネルパルス回路（４）と、このチャネルパルス回路の
出力するチャネルパルスと前記メモリの読出し許可信号
とが一方の論理のときに前記メモリに対して読出しクロ
ックを供給する第二のアンド回路（５）と、 前記メモリのデータ読出し出力を前記チャネルパルスの
位置に出力し、チャネルパルスが存在しない位置を高イ
ンピーダンス状態にするワイヤードオア回路（６）と を備えたことを特徴とするディジタル加入者線搬送装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304182A JPH0785546B2 (ja) | 1987-11-30 | 1987-11-30 | ディジタル加入者線搬送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304182A JPH0785546B2 (ja) | 1987-11-30 | 1987-11-30 | ディジタル加入者線搬送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144734A true JPH01144734A (ja) | 1989-06-07 |
| JPH0785546B2 JPH0785546B2 (ja) | 1995-09-13 |
Family
ID=17930021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62304182A Expired - Lifetime JPH0785546B2 (ja) | 1987-11-30 | 1987-11-30 | ディジタル加入者線搬送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785546B2 (ja) |
-
1987
- 1987-11-30 JP JP62304182A patent/JPH0785546B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0785546B2 (ja) | 1995-09-13 |
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