JPH01145694A

JPH01145694A - 表示メモリ制御装置

Info

Publication number: JPH01145694A
Application number: JP62303208A
Authority: JP
Inventors: Masato Soshi; 正人曽雌
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1987-12-02
Filing date: 1987-12-02
Publication date: 1989-06-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は大型表示画面を複数に分割すると共に、各分
割画面に対応して複数の表示用メモリを有し、各表示用
メモリから表示情報を同時に読み出して対応する分割画
面にリフレッシュ表示を行なわせる表示メモリ制御装置
に関する。

［発明の概要１この発明は、大型表示画面を複数に分割した各分割画面
に対応して設けられている複数の表示用メモリに対する
表示データの書き込み位置を変えることにより、各表示
用メモリに対してデータの書き込み、および表示の為の
読み出しを夫々並列に行い得、データの書込速度を向上
させることができるようにしたものである。

［従来の技術］従来、大型液晶表示？Ｃ置を駆動する場合、高デユーテ
イのコモンドライバを設計することが困難な為、大型表
示画面を２つの領域に分割して駆動するようにしていた
。

即ち、第１θ図に示すように、大型液晶表示装置ｌを２
分割し、その１つをへ画面、他の１つを８画面とすると
、Ａ画面、８画面に対応して２つのコモンドライバ２お
よびセグメントドライバ３が設けられていると共に、各
画面に対応してＡ画面表示メモリ４．Ｂ画面表示メモリ
５が設けられている。そして、１６ビツト処理を行う本
体装置（ＣＰＵ）６は、Ａ画面表示メモリ４のアドレス
ｒｏ　Ｏ００Ｊ領域からＡ画面用の８ビツトデータを読
み出すと共にこれに並列してＢ画面表示メモリ５から３
画面用の８ビツトデータを読み出し。

セグメントドライバ３に入力させ、Ａ画面、８画面に対
するリフレッシュ表示の駆動を制御するようにしている
。

この為、本体装Ｍ６はパターン発生器７から取り込んだ
表示データをへ画面表示メモリ４．Ｂ画面表示メモリ５
に書き込む場合、先ず、Ａ画面に表示されるデータをパ
ターン発生器７から２バイト単位ずつ取り込み、この２
バイト分のデータを８ビツトずつ２回に分けてへ画面表
示メモリ４に書き込み、その後Ｂ画面表示メモリ５に対
しても同様に、８画面に表示されるデータをパターン発
生器７から２バイト単位ずつ取り込み、この２バイト分
のデータを８ビツトずつ２回に分けて書き込むようにし
ている。第１１図はこのようにして書き込まれたへ画面
表示メモリ４、Ｂ画面表示メモリ５の記憶状態を示し、
例えばＡ画面表示メモリ４のアドレス「００００」、ｒ
ＯＯＯｌ」には２バイト分のデータが１バイトずつ分割
されて書き込まれる。そして、リフレッシュ時には、Ａ
画面表示メモリ４．Ｂ画面表示メモリ５が同時にアクセ
スされ、Ａ画面表示メモリ４、Ｂ画面表示メモリ５のア
ドレスｒ００００４内の８ビツトデータがパラレルに読
み出されてセグメントドライバ３に与えられる。

［発明が解決しようとする問題点］このように、Ａ画面表示メモリ４、Ｂ画面表示メモリ５
に対して２バイト分のデータを書き込む場合、８ビツト
ずつ２回に分けてアクセスしなければならず、それだけ
書込速度が遅くなると共に、本体装置６が１６ビツ）Ｃ
ＰＵの場合それを有効に利用することができないという
欠点があった。

そこで１本体装置６側でＡ画面表示メモリ４、Ｂ画面表
示メモリ５の同一アドレス領域に書き込まれる８ビツト
のデータを作成し、Ａ画面表示メモリ４、Ｂ画面表示メ
モリ５に対してパラレルに送ることも考えられるが、本
体装置６においてそのようなデータを作成することは実
質上困難である。即ち１本体装置６側でどのパターンが
各表示用メモリ４，５のどのアドレスに書き込むかを求
めることは極めて困難であり、例え、求めることができ
たとしても本体装置６側の負担が著しく大きくなる。

この発明の課題は、大型表示画面を複数に分割した各分
割画面に対応して設けられている複数の表示用メモリに
対してデータの書き込み、および表示の為の読み出しを
夫々並列に行い得、ＣＰＵに負担をかけずにデータの書
込速度を向上させることができるようにすることである
。

［問題点を解決するための手段］この発明の手段は次の通りである。

第１及び第２の表示画面ａ＋　、ａ２　（第１図の機能
ブロック図を参照、以下同じ）と、単位パターン毎（例
えば実施例では１バイト毎）に表示パターンを記憶する
第１及び第２の表示用メモリｂｌ、ｂ２　と、単位パタ
ーン毎に表示パターンを読出して表示画面上に表示させ
る第１及び第２の表示駆動手段ｃｌ　、Ｃ２と、第１及
び第２の表示画面ａｌ、ａ２に表示すべき順序が予め決
められた表示パターンを２単位パターン毎（例えば実施
例では２バイト毎）に順次出力する例えば１６ビツト処
理を行なうＣＰＵ等のパターン出力手段ｄと、このパタ
ーン出力手段ｄから出力された第１の表示画面ａｌ　に
表示すべき２単位の表示パターンのうちの上位及び下位
の単位の各表示パターン（例えば実施例では上位１バイ
トの表示パターンと下位１バイトの表示パターン）を夫
々前記第１及び第２の表示用メモリｂｌ　、ｂ２に同時
に書込み、パターン出力手段ｄから出力された第２の表
示画面ａ２に表示すべき２単位の表示パターンのうちの
上位及び下位の単位の各表示パターンを夫々第２及び第
１の表示用メモリｂ？、ｂｌ　に同時に書込む書込手段
ｅとを備え、第１及び第２の表示駆動手段ＣＩ　、Ｃ２
は、第１及び第２の表示用メモリｂ１．ｂ２に記憶され
た第１及び第２の表示画面ａｌ　、　　、ｉＬｚに表示
すべき各表示パターンをその表示パターンの表示すべき
順序に従って同時に読出して対応する表示画面上に表示
することを特徴とする。

［作　用］この発明の手段の作用は次の通りである。

まず、パターン出力手段ｄは、第１の表示画面ａｌ及び
第２の表示画面ａ２に表示すべき表示パターンを決定し
、第１の表示画面ａ１に対応する表示パターンからその
表示すべき順序に従って２単位パターンを順次抽出し、
２単位パターン毎に出力する。すると書込手段ｅが作動
し、第１の表示画面ａ１に表示すべき２単位の表示パタ
ーンのうちの上位の単位の表示パターンを第１の表示用
メモリｂｌへ、また下位の単位の表示パターンを第２の
表示用メモリｂ２へ同時に書込む、そしてこの書込みの
繰り返しに第１の表示画面ａｌ　に表示すべき表示パタ
ーン全ての書込みが終了すると、第２の表示画面ａ２に
表示すべき表示パターンがパターン出力手段ｄから出力
されてくるので、書込手段ｅは、その２単位分の表示パ
ターンのうちの上位の単位の表示パターンを第２の表示
用メモリｂ２へ、また下位の単位の表示パターンを第１
の表示用メモリｂ１へ同時に書込む、即ち、第２の表示
画面ａ２に対する表示パターンは、第１の表示画面Ｋｌ
　に対する表示パターンの第１及び第２の表示用メモリ
ｂ！及びｂ２の書込みとは逆（２単位の表示パターンの
うちの上位単位及び下位単位の各表示パターンの書込む
べき表示用メモリが逆）になるように書込みを行なう。

この後、第１の表示駆動手段Ｃ１が表示駆動を行なう際
は、第１の表示用メモリｂ１に記憶された第１の表示画
面ａ１に表示すべき表示パターンと第２の表示用メモリ
ｂ２に記憶された第１の表示画面ａ＋　に表示すべき表
示パターンとをその表示すべき順序に従って単位パター
ン毎に交互に読み出し、表示画面ａ１　に表示させる。

また、第２の表示駆動手段Ｃ２が表示駆動を行なう際は
、第２の表示用メモリｂ２に記憶された第２の表示画面
ａ２に表示すべき表示パターンと第１の表示用メモリｂ
１　に記憶された第２の表示画面ａ２に表示すべき表示
パターンとをその表示すべき順序に従って単位パターン
毎に交互に読み出し１表示画面ａ２に表示させる。

従って、表示用メモリに記憶された表示パターンを単位
パターン毎に読み出して表示画面上にリフレッシュ表示
させる表示駆動手段を２つ用意した表示装置において、
連続した表示パターンを２単位パターン毎に出力できる
パターン出力手段の処理をそのまま生かして２つの表示
用メモリに対する書込みを同時に行なうことができ、デ
ータの書込速度を向上させることができる。

［実施例］以下、一実施例を第２図〜第８図を参照しながら説明す
る。なお１本実施例は大型液晶表示装置を備えたワード
プロセッサに適用した例を示している。

地−虞第２図はこのワードプロセッサの基本的な構成を示した
ブロック図、第３図は第２図で示したデータ書込部１５
の回路構成図、第４図は第２図で示したデータ読出部１
７の回路構成図である。

このワードプロセッサに用いられる大型液晶表示装置１
．１はその画面全体が２つの領域、即ち。

Ａ画面、８画面に分解されている。そして、この分割画
面に対応して本実施例においては、Ａ画面に表示される
表示データを保持する表示メモリ１、Ｂ両面に表示され
る表示データを保持する表示メモリ■が設けられている
。

また、このワードプロセッサは１６ビツト処理を行うＣ
ＰＵ１２を中核としたもので、このＣＰＵ１２には文書
パターンメモリ１３がアドレスバス（図中斜線を付して
示す、以下同じ）およびデータバス（図中斜線を付した
パスラインを除く。

以下同じ）を介して接続されている。しかして、ＣＰＵ
１２はキー人力部１４から入力された文書データをキャ
ラクタジェネレータ（図示せず）を用いて１文字ずつ対
応する文字パターンに変換し１文書パターンメモリ１３
に格納する。これによって文書パターンメモリ１３によ
って、１６進コードで表現したアドレスｒｏ　ＯＯＯＪ
〜ｒ７ＦＦＦＪ領域にはＡ画面に表示されるデータ、８
画面に表示されるデータが書き込まれる。そして、文書
パターンメモリ１３内のデータはＣＰＵ１２からの読み
出し指令に応答してその指定アドレス領域から１単位分
（２バイト分）ずつ読み出され、データ書込部１５に供
給される。

データ書込部１５はＣＰＵ１２の制御下で歩進されるア
ドレスカウンタ１６の値にしたがって表示メモリＩ、Ｈ
に対して書き込みアドレスを供給すると共に、ＣＰＵ１
２からの１単位分のデータを８ビツトずつのデータに分
割して表示メモリエ、■にパラレルに書き込む。

データ読出部１７は、表示メモリ■、Ｈに対してその読
み出しアドレスを指定すると共に、表示メモリ■、■か
らその書き込み順に８ビツト分のデータを夫々パラレル
に読み出し、対応するＡ画面表示ドライバＡ、Ｂ画面表
示ドライバＢにその書き込みアドレスと共に与える。な
お、データ読出部１７は発振器１８から発振出力された
所定の周波数信号にしたがって表示メモリ！、■、Ａ画
面表示ドライバＡ、Ｂ画面表示ドライバＢに供給される
アドレスデータを生成出力する。

しかして、Ａ画面表示ドライバＡ、Ｂ画面表示ドライバ
Ｂに書き込まれたデータは表示駆動信号に変換されたの
ち、対応するＡ画面表示ドライバＡ、Ｂ画面表示ドライ
バＢに表示される。

次に、第３ＦＭを参照してデータ書込部１５の構成を具
体的に説明する。先ず、データ書込部１５の概要を筒単
に説明する。データ書込部１５はＡ画面用の表示データ
を表示メモリ１．ＩＩに書き込む場合、ＣＰＵ１２から
２バイト単位で供給される１単位分のデータのうちその
上位８ビツトを表示メモリ■の先頭アドレスから書き込
むと共に。

これに並列してその下位８ビツトを表示メモリ■の中間
アドレスから書き込む、また、同様に、８画面用の表示
データを表示メモリ■、Ｈに書き込む場合にはＣＰＵ１
２から２バイト単位で供給されるデータのうちその上位
８ビツトを表示メモリＨの先頭アドレスから書き込むと
共に、これに並列してその下位８ビツトを表示メモリＩ
の中間アドレスから書き込む、即ち、データ書込部１５
は第５図に示す如く１表示メモリＩのアドレス「０００
０」〜ｒ３ＦＦＦＪ領域（上半部領域）にＡ画面用の各
上位ビットデータ、アドレスｒ４０００」〜ｒ７ＦＦＦ
Ｊ領域（下半部領域）に８画面用の各下位ビットデータ
、更に表示メモリ■の上半部領域に８画面用の各上位ビ
ットデータ、下半部領域にＡ画面用の各下位ビットデー
タを書き込む、なお、図中表示メモリエ、■内のデータ
（１６進表現）は、表示データを１バイト単位毎に特定
する為に付された連番で、この連番によって特定される
１バイト分の表示データが表示メモリ■、Ｈの指定アド
レス領域ｒ００００Ｊ〜［７ＦＦＦＪに書き込まれる。

このようなデータの書き込みを行わせる為に。

データ書込部１５は第３図に示す如く構成されている。

即ち、データ書込部１５にはアドレスカウンタ１６から
入力されるアドレスデータｒｏ　０００Ｊ〜ｒ７ＦＦＦ
Ｊを取り込んでそれがｒ３ＦＦＦＪになったかを検出す
る３ＦＦＦ検出器１５−１が設けられている。この３Ｆ
ＦＦ検出器１５−１はアドレスｒ３ＦＦＦＪを検出する
と、その検出信号ヲバスセレクタ１５−２、アドレス変
更回路１５−３に与える。パスセレクタ１５−２は。

ＣＰＵ１２から供給される１単位分の１６ビツトデータ
のうちのその上位８ど一／　ト、下位８ビツトを表示メ
モリ■、Ｈの何れに書き込むかを制御するもので、３Ｆ
ＦＦ検出器１５−１の検出以前にあっては、上位８ビツ
トを表示メモリＩ、下位８ビットを表示メモリＨに供給
し、検出後にあっては上位８ビツトを■、下位８ビツト
を工に供給するように制御する。アドレス変更回路１５
−３は３ＦＦＦ検出器１５−１の検出結果にしたがって
表示メモリ■に対するアドレスを変更するもので、第６
図に示すように１６ビツト構成の７ドレスデータｒＡ６
−Ａ＋ｓＪのうちＡＩ４ビットのデータに“１″、“０
″をセットすることによってアドレスの変更を行う、こ
の場合、３ＦＦＦ検出器１５−１の検出以前にあっては
、ＡＩ４ビットに“１″をセットすることにより、アド
レスカウンタ１６からのアドレスデータｒ００００Ｊ〜
「３ＦＦＦＪをｒ４０００Ｊ〜ｒ７ＦＦＦＪに変更し、
また、検出後にあってはＡ１４ビツトに“Ｏ”をセット
することによりアドレスカウンタ１６からのアドレスデ
ータｒ４０００Ｊ〜ｒ７ＦＦＦＪをｒｏ　０００Ｊ〜ｒ
３ＦＦＦＪに変更する。なお１表示メモリエに対するア
ドレスはアドレスカウンタ１６からのアドレスデータが
そのまま表示メモリ■に供給される。

次に、第４図を参照してデータ読比部１７の構成を具体
的に説明する０発振器１８からの周波数信号はりフレッ
シュカウンタ１７−１で計数され、Ａ画面表示ドライバ
Ａ、Ｂ画面表示ドライバＢに対して書き込みアドレスｒ
００００Ｊ〜「７ＦＦＦＪとして供給されると共に、Ａ
ｏ＝１検出器１７−２に与えられる。ＡＤ＝１検出器１
７−２は１６ビツト構成のアドレスデータのうちその１
ビツト目（Ａｏ　　ビット）に着目し、それが“１″で
あるか否かを検出するもので、Ａｏ＝１を検出した際に
、その検出信号をパスセレクタ１７−３、アドレス変更
回路１７−４に与えるパスセレクタ１７−３はＡｏ＝１
検出器１７−２から検出信号が入力されていない時、即
ち、ＡＯビットが“Ｏ”の時には、表示メモリエのデー
タをへ画面表示ドライバＡ、また表示メモリ■のデータ
をＢ画面表示ドライバＢに供給し、　ＡＯビットが“ｌ
”の時にはＡｏ＝Ｏの場合とは逆に表示メモリエのデー
タをＢ画面表示ドライバＢ、表示メモリ■のデータをＡ
画面表示ドライバＡに供給する。

また、発振器１８からの周波数信号は、１１２分周回路
１７−５に与えられて分周され、メモリアドレスカウン
タ１７−６に計数される。したがって、メモリアドレス
カウンタ１７−６からは「００００Ｊ〜ｒ３ＦＦＦＪの
アドレスデータが出力され、アドレス変更回路１７−４
に与えられる。

アドレス変更回路１７−４は、メモリアドレスカウンタ
１７−６から出力される１６ビツトｍ成のアドレスデー
タｒｏ　０００Ｊ〜ｒ３ＦＦＦＪをＡｏ＝１検出器１７
−２の検出結果にしたがって変更するもので、Ａｏ＝１
検出器１７−２の検出時（Ａｏ＝１の時）にはＡＩ４ビ
ットに“ｌ”をセットし、非検出時（Ａｏ＝Ｏの時）に
は、Ａｈ４ビットに“０”をセットする。これによって
メモリアドレスカウンタ１７−６からのアドレスデータ
ｒ００００Ｊ　〜ｒ３ＦＦＦＪは、Ａｏ＝１検出器１７
−２の検出結果にしたがってｒｏ　ＯＯＯＪ、ｒ４００
０Ｊ、ｒｏｏｏｌＪ・・・・・、ｒ３ＦＦＦＪ　。

ｒ７ＦＦＦＪの如く変更され、表示メモリＩ、Ｈに供給
される。

肱−崖先ず、データ書込部１５の動作を第７図を参照して説明
する。

先ず、ＣＰＵ１２は文書パターンメモリ１３の読み出し
動作を指定し、文書パターンメモリ１３のアドレスｒ０
０００Ｊ領域からＡ画面表示用の２バイト分のデータを
読み出し、データ書込部１５に与える。この時、アドレ
スカウンタ１６の（１はｒｏ　ＯＯＯＪとなっている。

この場合、データ書込部１５はアドレスカウンタ１６の
値を表示メモリエに対する書き込みアドレスとしてその
まま出力するが１表示メモリＨに対する書き込みアドレ
スはアドレス変更回路１５−３によって変更される。即
ち、アドレスカウンタ１６の値が「００００」の時、３
ＦＦＦ検出器１５−１はｒ３ＦＦＦＪ検出以前であるか
ら、アドレス変更回路１５−３はアドレスカウンタ１６
から供給されるアドレスデータのＡ目ビットに“１″を
セットする。この為、第７図に示す如く、アドレスカウ
ンタ１６の値はｒ４０００Ｊに変更される。また、ｒ３
ＦＦＦＪ検出以前において、パスセレクタ１５−２は１
６ビツト構成の表示データのうちその上位８ビツトを表
示メモリＩ、下位８ビツトを表示メモリＨに供給する。

この結果、文書パターンメモリ１３のアドレスｒｏ　０
００Ｊ領域から読み出された２バイト分のＡ画面表示デ
ータのうちその上位８ビツトは表示メモリエのアドレス
「００００」領域に書き込まれ、また、下位８ビツトは
表示メモリＨのアドレスｒ４０００Ｊ領域に書き込まれ
る。

そして、ＣＰＵ１２は文書パターンメモリ１３のアドレ
スｒ０００１Ｊ領域から次の２バイト分のＡ画面表示デ
ータを読み出すと共に、アドレスカウンタ１６の値を歩
進させる。これによってアドレスカウンタ１６の値はｒ
ｏ　００１Ｊとなる。

この場合、データ書込＄１５は上述と同様の動作を行う
結果、第７図（ロ）に示す如く、表示メモリエのアドレ
スｒｏ００１Ｊ領域には表示データの上位８ビツト、表
示メモリＨのアドレス「４００１Ｊ領域には下位８ビツ
トのデータが書き込まれる。

このようにして、アドレスカウンタの値が「００００」
〜ｒ３ＦＦＦＪに歩進される毎に、表示メモリＩに対す
るアドレスはｒｏ　０００Ｊ〜「３ＦＦＦ、１．表示メ
モリＨに対するアドレスは「４０００」〜ｒ７ＦＦＦＪ
　となり、また、２バイト構成の表示データの上位ビッ
トは表示メモリエ。

下位ビットは表示メモリＨに書き込まれる。この結果、
文書パターンメモリ１３から２バイト単位で順次読み出
されたＡ画面用の表示データのうちその各上位８ビツト
は表示メモリＩの上半部領域に書き込まれ、各下位８ビ
ツトは表示メモリ■の下半部領域に書き込まれる（第７
図（ハ）参照）、シかして、アドレスカウンタ１６の値
がｒ３ＦＦＦＪとなり、３ＦＦＦ検出器１５−１でその
ことが検出されると、パスセレクタ１５−２はそれ以前
の場合とは逆に、１６ビツト構成の表示データのうちそ
の上位８ビツトを表示メモリ■、下位８ビツトを表示メ
モリＩに供給し、また、アドレス変更回路１５−３は表
示メモリＨに対するアドレスを変更し、アドレスカウン
タ１６の値がｒ４０００Ｊ〜ｒ７ＦＦＦＪに歩進される
毎にｒｏ　０００Ｊ〜ｒ３ＦＦＦＪを出力する。

こノ結果、文書パターンメモリ１３から読み出された８
画面用の最初の表示データのうちその上位８ビツトは表
示メモリＨのアドレスｒｏｏ。

Ｏ」領域に書き込まれ、下位８ビツトは表示メモリ■の
アドレスｒ４０００Ｊ領域に書き込まれる（第７図（ニ
）参照）、このような動作が繰り返される結果、８画面
用の表示データのうちのその各上位８ビツトは表示メモ
リ■の上半部領域に書き込まれ、各下位８ビツトは表示
メモリエの下半部領域に書き込まれる（第７図（ホ）参
照）。

このようにしてＡ画面、８画面用の表示データを表示メ
モリエ、Ｈに書き込む処理が終ると、データ読出部１７
は表示メモリＩ、■からそのデータを読み出す、即ち、
データ読出部１７において、リフレッシュカウンタ１７
−１、メモリアドレスカウンタ１７−６の計数動作が開
始されると、リフレッシュカウンタ１７−１の値は「０
Ｏ００Ｊ〜ｒ７ＦＦＦＪに歩進されると共に、メモリア
ドレスカウンタ１７−６の値はｒｏ　Ｏ００Ｊ〜ｒ３Ｆ
ＦＦＪに歩進される。この場合、ａｏ　＝１検出器１７
−２はりフレッシュカウンタ１７一ｌから供給されるア
ドレスデータの最下位ビットＡＯの状態を検出している
。

いま、リフレッシュカウンタ１７−１の値がｒｏ　００
０Ｊのときに、Ａｏ＝１検出器１７−２は非検出信号を
パスセレクタ１７−３、アドレス変更回路１７−４に与
える。これによって、アドレス変更回路１７−４は、メ
モリアドレスカウンタ１７−６からのアドレスデータｒ
００００ＪのうちのそのＡＩ４ビットに“θ″をセット
する。したがって、アドレス変更回路１７−４はアドレ
スの変更を行なわず、メモリアドレスカウンタ１７−６
の値を表示メモリ■、■に対する読み出しアドレスとし
てそのまま出力する。その結果１表示メモリＩ、■から
はそのアドレスｒ００００Ｊ領域内に記憶されているＡ
画面用の最初の上位８ビツトデータと３画面用の最初の
上位８ビツトデータが夫々並列に読み出される。この場
合、パスセレクタ１７−３は表示メモリ１．ＩＩから読
み出された各８ビツトデータを対応するへ画面表示ドラ
イバＡ、Ｂ画面表示ドライバＢに対して並列に供給する
。したがって、この場合には第８図（イ）に示す如く表
示メモリＩのアドレスｒｏ　ＯＯＯＪ領領域ら読み出さ
れたへ画面用の最初の上位８ビツトデータは対応するＡ
画面表示ドライバＡの先頭アドレス領域に書き込まれ、
また１表示メモリＨのアドレスｒ００００Ｊ領域から読
み出された３画面用の最初の上位８ビツトデータは対応
するＢ画面表示ドライバＢの先頭アドレス領域に書き込
まれる。

しかして、リフレッシュカウンタ１７−１の値がｒｏｏ
ｏｌＪに歩進されると、Ａｏ　＝１検出器１７−２はＡ
ｏ＝１検出信号をパスセレクタ１７−３、アドレス変更
回路１７−４に与える。これによって、アドレス変更回
路１７−４はメモリアドレスカウンタ１７−６からのア
ドレスデータｒ００００ＪのうちのそのＡＩ４ビットに
“ｌ”をセットする。この結果、メモリアドレスカウン
タ１７−６からのアドレスデータｒｏ　０００Ｊはアド
レス変更回路１７−４によってｒ４０００Ｊに変更され
、表示メモリエ、■に読み出しアドレスとして与えられ
る。したがって表示メモリエのアドレスｒ４０００Ｊ領
域からは３画面用の最初の下位８ビツトデータ、表示メ
モリＨのアドレスｒｏ　０００Ｊ領域からはＡ画面用の
最初の下位８ビツトデータが夫々並列に読み出され、パ
スセレクタ１７−３に与えられる。この場合、パスセレ
クタ１７−３にはＡｏ＝１検出器１７−２からＡｏ＝１
検出信号が入力されているので、パスセレクタ１７−３
は上述の場合とは逆に表示メモリエからのデータをＢ画
面表示ドライバＢに、表示メモリ■からのデータを大画
面表示ドライ／＜Ａに供給する。この結果、第８図（ロ
）に示すように、表示メモリエのアドレスｒ４０００Ｊ
領域から読み出された３画面用の最初の下位８ビツトデ
ータはＢ画面表示ドライバＢの次アドレス領域に書き込
まれ、また、表示メモリ■のアドレスｒ４０００Ｊ領域
から読み出されたＡ画面用の最初の下位８ビツトデータ
はＡ画面表示ドライバＡの次のアドレス領域に書き込ま
れる。

そして、リフレッシュカウンタ１７−１の値がｒｏ　０
０２Ｊに歩進されると、その最下位ビットＡＯは“０”
となるから、アドレス変更回路１７−４はメモリアドレ
スカウンタ１７−６からのアドレスデータｒ０００１Ｊ
をそのまま表示メモリエ、Ｈに対する読み出しアドレス
として出力し、また、パスセレクタ１７−３は表示メモ
リＩ、■から読み出されたＡ画面および３画面用の上位
８ビツトデータを対応するＡ画面表示ドライバＡ、Ｂ画
面表示ドライバＢのアドレス「０００２」領域に書き込
む（第８図（ハ）参照）。

このような動作はリフレッシュカウンタ１７−１の値が
・・・・・・ｒ７ＦＦＦＪ　、ｒ７ＦＦＦＪになるまで
交互に綴り返される結果、表示メモリ■、■からその書
き込み順に読み出されたへ画面用のデータは表示メモリ
■に書き込まれ、３画面用のデータはＢ画面表示ドライ
バＢに書き込まれる（第８図（ニ）、（ホ）参照）。

このように本実施例においては、表示メモリＩ、■に対
するデータの書き込み位誼を変えるだけで表示メモリ１
．ＩＩに対してパラレルにデータの占き込みおよび読み
出しを行うことができる。

即ち、文書パターンメモリ１３から読み出すデータ順位
をそのままにしてパラレルに表示メモリ１、ＩＩに対し
てデータの書き込みが可能となる為、ＣＰＵ１２に負担
をかけず、しかも極めてシンプルなデータ書込部１５、
データ読出部１７を付加するだけで実現可能である。

変形応用例なお、表示メモリエ、Ｈに対する表示データの書込位置
は上記実施例に限定されず、第９図に示すように書き込
んでもよい、即ち、第９図はＡ画面用の各上位データを
表示メモリ■の上半部領域に、またその各下位データを
表示メモリ■の上半部領域に書き込み、更に、８画面用
の各上位データを表示メモリＨの下半部領域に、またそ
の各下位データを表示メモリエの下半部領域に書き込ん
でもよい。

［発明の効果］この発明は、大型表示画面を複数に分割した各分割画面
に対応して設けられている複数の表示用メモリに対して
データの書き込みおよび表示の為の読み出しを夫々並列
に行うことでき、データの書込速度を大幅に向上させる
ことができる等の効果を有する。

【図面の簡単な説明】

第１図はこの発明の機能ブロック図、第２図〜第８図は
一実施例を示し、第２図は全体構成を示したブロック回
路図、第３図は第２図で示したデータ書込部１５の具体
的な回路構成図、第４図は第２図で示したデータ読出部
１７の具体的な回路構成図、第５図（Ａ）は表示メモリ
Ｉ、■にＡ画面用の表示データと８画面用の表示データ
が書き込まれた状態を示す図、第５図（Ｂ）は第５図（
Ａ）の説明図、第６図はデータ書込部１５でアドレスデ
ータが変更される状態を説明する為の図、第７図は表示
データが表示メモリエ、■に書き込まれる過程を示した
図、第８図は表示メモリＩ、■から読み出されたデータ
がへ画面表示ドライバＡ、Ｂ画面表示ドライバＢに書き
込まれる過程を示した図、第９図は本実施例の変形例を
示した図、第１０図、第１１図は従来例を説明する為の
図で、第１θ図は回路構成図、第１１図は表示用メモリ
の記憶状態図である。１１・・・・・・大型液晶表示装置、１２・・・・・・
ＣＰＵ、１３・・・・・・文書パターンメモリ、１５・
・・・・・データ書込部、１６・・・・・・アドレスカ
ウンタ、１７・・・・・・データ読出部、■、■・・・
・・・表示メモリ、Ａ・・・・・・Ａ画面表示ドライバ
、Ｂ・・・・・・Ｂ画面表示ドライバ。特許出願人　　カシオ計算機株式会社（Ａ）（Ｂ）第５図（〜　　　　　（Ｂ）第９図第７図第１１　図り第１０図第８図

Claims

【特許請求の範囲】　第１及び第２の表示画面と、単位パターン毎に表示パ
ターンを記憶する第１及び第２の表示用メモリと、単位
パターン毎に表示パターンを読出して表示画面上に表示
させる第１及び第２の表示駆動手段とを備えた表示装置
において、前記第１及び第２の表示画面に表示すべき順序が予め決
められた表示パターンを２単位パターン毎に順次出力す
るパターン出力手段と、このパターン出力手段から出力された前記第１の表示画
面に表示すべき２単位の表示パターンのうちの上位及び
下位の単位の各表示パターンを夫々前記第１及び第２の
表示用メモリに同時に書込み、前記パターン出力手段か
ら出力された前記第２の表示画面に表示すベき２単位の
表示パターンのうちの上位及び下位の単位の各表示パタ
ーンを夫々前記第２及び第１の表示用メモリに同時に書
込む書込手段とを備え、前記第１及び第２の表示駆動手段は、前記第１及び第２
の表示用メモリに記憶された前記第１及び第２の表示画
面に表示すべき各表示パターンをその表示パターンの表
示すべき順序に従って同時に読出して対応する表示画面
上に表示することを特徴とする表示メモリ制御装置。