JPH01146355A - Ｌｓｉ用微細セル構造 - Google Patents
Ｌｓｉ用微細セル構造Info
- Publication number
- JPH01146355A JPH01146355A JP62306281A JP30628187A JPH01146355A JP H01146355 A JPH01146355 A JP H01146355A JP 62306281 A JP62306281 A JP 62306281A JP 30628187 A JP30628187 A JP 30628187A JP H01146355 A JPH01146355 A JP H01146355A
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- JP
- Japan
- Prior art keywords
- region
- type
- conductivity type
- opening
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（概要〕
■トランジスタ・１キヤパシタ構造のメモリセルに関し
。
。
セル面積を小さくすることを目的とし。
第１の導電型の半導体基板に設けられた第１の開孔部に
設けられた第２の導電型の半導体領域。
設けられた第２の導電型の半導体領域。
上記第１の開孔部の内面に設けられた酸化膜および該酸
化膜の上に堆積された第２の導電型の半導体からなるキ
ャパシタ領域と、キャパシタ領域を形成した第１の開孔
部に隣接し、第１の導電型の半導体基板に設けられた第
２の開孔部の底面に形成された第２の導電型のドレイン
領域、第２の開孔部の上部に形成された第２の導電型の
ソース領域、上記ドレイン領域およびソース領域の間の
上記第２の開孔部上に設けられたゲート酸化膜および上
記第２の開孔部を埋め、ゲート電極としての第２の導電
型の半導体からなるＭＯＳトランジスタ領域とからなる
ように構成する。
化膜の上に堆積された第２の導電型の半導体からなるキ
ャパシタ領域と、キャパシタ領域を形成した第１の開孔
部に隣接し、第１の導電型の半導体基板に設けられた第
２の開孔部の底面に形成された第２の導電型のドレイン
領域、第２の開孔部の上部に形成された第２の導電型の
ソース領域、上記ドレイン領域およびソース領域の間の
上記第２の開孔部上に設けられたゲート酸化膜および上
記第２の開孔部を埋め、ゲート電極としての第２の導電
型の半導体からなるＭＯＳトランジスタ領域とからなる
ように構成する。
本発明は、ＬＳＩ用微細セル構造、特に１トランジスタ
・ｌキャパシタ構造のメモリセルに関する。
・ｌキャパシタ構造のメモリセルに関する。
ＤＲＡＭは、１個のトランジスタと１個のキャパシタか
らなるメモリセルを集積した構造をしている。
らなるメモリセルを集積した構造をしている。
集積度が増大するのに従って、ＭＯ３ＬＳ＋も微細化さ
れ、それに適したメモリセルの構造が求められている。
れ、それに適したメモリセルの構造が求められている。
現在、ＩＭＤＲＡＭでは、キャパシタを半導体基板の内
部や上部に設けたり、多層配線を多用することにより、
１ビツトのセル面積を縮小するようにしている。
部や上部に設けたり、多層配線を多用することにより、
１ビツトのセル面積を縮小するようにしている。
しかしながら、ＤＲＡＭの集積度がますます増太し、１
６Ｍビット以上になると、キャパシタを半導体基板の内
部や上部に設けたり、多層配線を多用することぐらいで
は、とても対応することができなくなってくる。
６Ｍビット以上になると、キャパシタを半導体基板の内
部や上部に設けたり、多層配線を多用することぐらいで
は、とても対応することができなくなってくる。
そこで、新たなメモリセルの構造が必要とされている。
第１３図は、従来例を示す図である。
第１３図において、１０１はＰ型Ｓｉ基板、１０２はフ
ィールドＳｉＯ□膜、１０３はｎ“型のドレイン領域、
１０４はｎ“型のソース領域、１０５はゲート５ｉｆｔ
膜、１０６はゲート電極、１０７はキャパシタ絶縁膜５
１０８はｎ型ポリシリコン、１０９は５ｉｏ２１１焚、
１１０および１１１はＡＩ主電極ある。
ィールドＳｉＯ□膜、１０３はｎ“型のドレイン領域、
１０４はｎ“型のソース領域、１０５はゲート５ｉｆｔ
膜、１０６はゲート電極、１０７はキャパシタ絶縁膜５
１０８はｎ型ポリシリコン、１０９は５ｉｏ２１１焚、
１１０および１１１はＡＩ主電極ある。
Ｐ型Ｓｉ基板１０１は、フィールドＳｉＯ□膜１０２に
より各メモリセルに区画されている。
より各メモリセルに区画されている。
メモリセル用のＭＯＳトランジスタは、Ｐ型Ｓｉ基板１
０１上に形成された。ｎ“型のドレイン領域１０３．ｎ
’型のソース領域１０４．ゲート５ｉｆｔ膜１０５およ
びゲート電極１０６から構成されている。ゲート電極１
０６の材料としては、ポリシリコン、金属、金属のシリ
サイド等が用いられる。
０１上に形成された。ｎ“型のドレイン領域１０３．ｎ
’型のソース領域１０４．ゲート５ｉｆｔ膜１０５およ
びゲート電極１０６から構成されている。ゲート電極１
０６の材料としては、ポリシリコン、金属、金属のシリ
サイド等が用いられる。
メモリセル用のキャパシタは、キャパシタ絶縁膜１０７
およびｎ型ポリシリコン１０８から構成されている。キ
ャパシタ絶縁膜１０７の材料としては、 ＳｉＯ□、Ｓ
ｉＪ、等が用いられる。
およびｎ型ポリシリコン１０８から構成されている。キ
ャパシタ絶縁膜１０７の材料としては、 ＳｉＯ□、Ｓ
ｉＪ、等が用いられる。
ｎ°型のソース領域１０４からはＡ１電極２０が取り出
され、キャパシタの上部電極であるｎ型ポリシリコン１
０８からＡＩ電極Ｉｌｌが取り出されている。
され、キャパシタの上部電極であるｎ型ポリシリコン１
０８からＡＩ電極Ｉｌｌが取り出されている。
この例では、Ｐ型Ｓｉ基板１０１の表面に、水平方向に
動作するＭＯＳトランジスタが設けられており、Ｐ型Ｓ
ｉ基板１０１の上部のＳｉＯ□膜１０膜中０９中Ｓトラ
ンジスタのドレイン領域１０３と一部が重なる形でキャ
パシタが設けられている。
動作するＭＯＳトランジスタが設けられており、Ｐ型Ｓ
ｉ基板１０１の上部のＳｉＯ□膜１０膜中０９中Ｓトラ
ンジスタのドレイン領域１０３と一部が重なる形でキャ
パシタが設けられている。
（発明が解決しようとする問題点〕
従来の１トランジスタ・１キヤパシタ構造のメモリセル
では、ＭＯＳトランジスタが水平方向に形成されている
ので、メモリセルの面積を小さくできないという問題が
生じていた。
では、ＭＯＳトランジスタが水平方向に形成されている
ので、メモリセルの面積を小さくできないという問題が
生じていた。
本発明は、セル面積を小さくすることのできるＬＳＩ用
微細セル構造、特にｌトランジスタ・ｌキャパシタ構造
のメモリセルを提供することを目的とする。
微細セル構造、特にｌトランジスタ・ｌキャパシタ構造
のメモリセルを提供することを目的とする。
本発明は、！トランジスタ・１キヤパシタ構造のメモリ
セルを構成するＭＯＳトランジスタを垂直方向に形成す
ることにより、メモリセルの面積を小さくしたものであ
る。
セルを構成するＭＯＳトランジスタを垂直方向に形成す
ることにより、メモリセルの面積を小さくしたものであ
る。
第１図に示す本発明の１実施例構成図を用いて。
本発明の手段について説明する。
以下の説明において、ｐ型およびｎ型のいずれか一方を
「第１の導電型」と称し、他方を「第２の導電型」と称
する。
「第１の導電型」と称し、他方を「第２の導電型」と称
する。
第１の導電型の半導体基板１に設けられた第１の開孔部
２１に設けられた第２の導電型の半導体領域８．上記第
１の開孔部２１の内面に設けられた酸化膜１０および該
酸化膜１０の上に堆積された第２の導電型の半導体１１
によりキャパシタ領域が形成されており、キャパシタ領
域を形成した第１の開孔部２１に隣接し、第１の導電型
の半導体基板１に設けられた第２の開孔部２２の底面に
形成された第２の導電型のドレイン領域１４．第２の開
孔部２２の上部に形成された第２の導電型のソース領域
１５．上記ドレイン領域１４およびソース領域１５の間
の上記第２の開孔部上に設けられたゲート酸化膜１７お
よび上記第２の開孔部２２を埋め、ゲート電極としての
第２の導電型の半導体１８からＭＯＳトランジスタ碩域
が構成されている。
２１に設けられた第２の導電型の半導体領域８．上記第
１の開孔部２１の内面に設けられた酸化膜１０および該
酸化膜１０の上に堆積された第２の導電型の半導体１１
によりキャパシタ領域が形成されており、キャパシタ領
域を形成した第１の開孔部２１に隣接し、第１の導電型
の半導体基板１に設けられた第２の開孔部２２の底面に
形成された第２の導電型のドレイン領域１４．第２の開
孔部２２の上部に形成された第２の導電型のソース領域
１５．上記ドレイン領域１４およびソース領域１５の間
の上記第２の開孔部上に設けられたゲート酸化膜１７お
よび上記第２の開孔部２２を埋め、ゲート電極としての
第２の導電型の半導体１８からＭＯＳトランジスタ碩域
が構成されている。
本発明では、第１の導電型の半導体基板１に設けられた
第１の開孔部２１に設けられた第２の導電型の半導体領
域８．上記第１の開孔部２１の内面に設けられた酸化膜
１０および該酸化膜１０の上に堆積された第２の導電型
の半導体１１により構成されたキャパシタがトレンチ構
造をしており。
第１の開孔部２１に設けられた第２の導電型の半導体領
域８．上記第１の開孔部２１の内面に設けられた酸化膜
１０および該酸化膜１０の上に堆積された第２の導電型
の半導体１１により構成されたキャパシタがトレンチ構
造をしており。
また、キャパシタ領域を形成した第１の開孔部２１に隣
接し、第１の導電型の半導体基板１に設けられた第２の
開孔部２２の底面に形成された第２の導電型のドレイン
領域１４．第２の開孔部２２の上部に形成された第２の
導電型のソース領域１５、上記ドレイン領域１４および
ソース領域１５の間の上記第２の開孔部上に設けられた
ゲート酸化膜１７および上記第２の開孔部２２を埋め、
デー４電極としての第２の導電型の半導体１８から構成
されたＭＯＳトランジスタが垂直方向に動作する縦形構
造であるので、１トランジスタ・１キヤパシタ構造のメ
モリセルの面積を小さくすることが可能になる。
接し、第１の導電型の半導体基板１に設けられた第２の
開孔部２２の底面に形成された第２の導電型のドレイン
領域１４．第２の開孔部２２の上部に形成された第２の
導電型のソース領域１５、上記ドレイン領域１４および
ソース領域１５の間の上記第２の開孔部上に設けられた
ゲート酸化膜１７および上記第２の開孔部２２を埋め、
デー４電極としての第２の導電型の半導体１８から構成
されたＭＯＳトランジスタが垂直方向に動作する縦形構
造であるので、１トランジスタ・１キヤパシタ構造のメ
モリセルの面積を小さくすることが可能になる。
第１図は９本発明の１実施例構成図である。
第１図において、１はＰ型Ｓｉ基板、５はｐＩ型の分離
領域、６はフィールドＳｉＯ□膜、８はｎ８型領域、１
０はＳｉ０ｇ膜、１１はｎ型ポリシリコン。
領域、６はフィールドＳｉＯ□膜、８はｎ８型領域、１
０はＳｉ０ｇ膜、１１はｎ型ポリシリコン。
１４はｎ゛型トドレイン領域１５はｎゝ型ソース領域、
１７はゲートＳｉ０ｇ膜、１８はｎ型ポリシリコン、２
０はｎ型ポリシリコン、２１は第１の開孔部、２２は第
２の開孔部、２３はＡＩ配線、２４はＡＩ配線である。
１７はゲートＳｉ０ｇ膜、１８はｎ型ポリシリコン、２
０はｎ型ポリシリコン、２１は第１の開孔部、２２は第
２の開孔部、２３はＡＩ配線、２４はＡＩ配線である。
ｐ型Ｓｉ基板ｌに設けられたｐ゛型の分離領域５および
フィールドＳｉＯ□膜６により３個々のメモリセルが区
画されており、ｐ型Ｓｔ基板１に設けられた第１の開孔
部２１に設けられたｎ゛型領領域８上記第１の開孔部２
１の内面に設けられたＳｉＯ□膜１０膜上０ＳｉＯ□膜
１０膜上０堆積されたｎ型ポリシリコン１１によりキャ
パシタ領域が形成されており、キャパシタ領域を形成し
た第１の開孔部２１に隣接し、ｐ型Ｓｔ基板１に設けら
れた第２の開孔部２２の底面に形成されたｎ゛型のドレ
イン領域１４．第２の開孔部２２の上部に形成されたｎ
゛型のソース領域１５．上記ドレイン領域１４およびソ
ース領域１５の間の上記第２の開孔部上に設けられたゲ
ー）ＳｉＯ□膜１７膜上７上記第２の開孔部２２を埋め
、ゲート電極としてのｎ型ポリシリコン１８からＭＯＳ
トランジスタ領域が構成されている。
フィールドＳｉＯ□膜６により３個々のメモリセルが区
画されており、ｐ型Ｓｔ基板１に設けられた第１の開孔
部２１に設けられたｎ゛型領領域８上記第１の開孔部２
１の内面に設けられたＳｉＯ□膜１０膜上０ＳｉＯ□膜
１０膜上０堆積されたｎ型ポリシリコン１１によりキャ
パシタ領域が形成されており、キャパシタ領域を形成し
た第１の開孔部２１に隣接し、ｐ型Ｓｔ基板１に設けら
れた第２の開孔部２２の底面に形成されたｎ゛型のドレ
イン領域１４．第２の開孔部２２の上部に形成されたｎ
゛型のソース領域１５．上記ドレイン領域１４およびソ
ース領域１５の間の上記第２の開孔部上に設けられたゲ
ー）ＳｉＯ□膜１７膜上７上記第２の開孔部２２を埋め
、ゲート電極としてのｎ型ポリシリコン１８からＭＯＳ
トランジスタ領域が構成されている。
次に、第１図に示した１トランジスタ・１キヤパシタ構
造のメモリセルの製造方法を説明する。
造のメモリセルの製造方法を説明する。
第２図〜第１２図は、第１図に至る各工程を示す図であ
る。以下、第１図、第２図〜第１２図を用いて９本発明
のメモリセルの製造方法を説明する。
る。以下、第１図、第２図〜第１２図を用いて９本発明
のメモリセルの製造方法を説明する。
（工程１．第２図参照）
表面にＳｉ０ｇ膜２．５ｉ２）ｉａ膜３が設けられたｐ
型Ｓｉ基板１を用意し、 ５ｉ３Ｎａ膜３の上に素子分
離領域形成用のパターンを有するレジストを塗布する。
型Ｓｉ基板１を用意し、 ５ｉ３Ｎａ膜３の上に素子分
離領域形成用のパターンを有するレジストを塗布する。
（工程２．第３図参照）
レジスト４をマスクとし、 、ＣＦ４ ＋Ｑ、ガスを用
いてドライ・エツチングすることにより、 ５ｉ３Ｎａ
膜３を一部除去する。その後、加速エネルギー１８０ｋ
ｅＶ、 ドーズ量ｌＸｌ０’π／ｄでＢをイオン注入
してｐ゛゛分離領域５を形成する。
いてドライ・エツチングすることにより、 ５ｉ３Ｎａ
膜３を一部除去する。その後、加速エネルギー１８０ｋ
ｅＶ、 ドーズ量ｌＸｌ０’π／ｄでＢをイオン注入
してｐ゛゛分離領域５を形成する。
（工程３．第４図参照）
レジスト４を剥離した後、熱酸化によりフィールドＳｉ
Ｏ２膜６を形成する。
Ｏ２膜６を形成する。
（工程４．第５図参照）
フィールドＳｉＯ２膜６の隣のｐ型Ｓｉ基板１中に反応
性イオン・エツチング（ＲＩ Ｅ）により９幅１μｍの
第１開孔部７を形成する。第１開孔部７は。
性イオン・エツチング（ＲＩ Ｅ）により９幅１μｍの
第１開孔部７を形成する。第１開孔部７は。
この後形成するｎ“型領域８を深く形成するためのもの
である。その後、加速エネルギー１８０〜２４０ ｋｅ
Ｖ、 ドーズ１ｔ５Ｘ１０′′／−でＡｓをイオン注
入して、深さ２〜２．５μｍのｎ゛型領領域８形成する
。
である。その後、加速エネルギー１８０〜２４０ ｋｅ
Ｖ、 ドーズ１ｔ５Ｘ１０′′／−でＡｓをイオン注
入して、深さ２〜２．５μｍのｎ゛型領領域８形成する
。
（工程５．第６図参照）
第１開孔部７を包含する形に９幅２μｍの第２開孔部９
をＲＩＨにより形成する。
をＲＩＨにより形成する。
（工程６．第７図参照）
第２開孔部９の内面に熱酸化により、厚さ５０〜２００
人のＳｉｎｇ膜１０膜形０した後、ｐ型Ｓｉ基板ｌの上
面全体にＣＶＤによりポリシリコンを堆積させ、その後
、ＰまたはＡｓを拡散してｎ型ポリ２９３７層１１を形
成する。
人のＳｉｎｇ膜１０膜形０した後、ｐ型Ｓｉ基板ｌの上
面全体にＣＶＤによりポリシリコンを堆積させ、その後
、ＰまたはＡｓを拡散してｎ型ポリ２９３７層１１を形
成する。
ｎ゛型領領域８ＳｉＯ□膜１０膜上０ｎ型ポリシリコン
ＦＪＩＩによりキャパシタが構成される。
ＦＪＩＩによりキャパシタが構成される。
（工程７．第８図参照）
ｎ型ポリシリコンＮｉｌおよび５ｉＯｚｌｌｉ Ｉ Ｏ
の一部をｌ？ＩＢによりエツチングして第３開札部１２
を形成する。
の一部をｌ？ＩＢによりエツチングして第３開札部１２
を形成する。
（工程８．第９図参照）
基板表面全体に熱酸化によりＳｉＯ□膜１３膜形３する
。ポリシリコンは酸化速度が速いので、ｎ型ポリシリコ
ンｆｉｌｌ中にはＳｉＯ□Ｐａ１３が厚く形成される。
。ポリシリコンは酸化速度が速いので、ｎ型ポリシリコ
ンｆｉｌｌ中にはＳｉＯ□Ｐａ１３が厚く形成される。
次いで、加速エネルギー５０〜ＩＯ，０ｋｅＶ、 ド
ーズ量Ｉ Ｘ １０ ＩＳ／ｃｓａでＡｓをイオン注入
してｎ°型領領域１４１５および１６を形成する。
ーズ量Ｉ Ｘ １０ ＩＳ／ｃｓａでＡｓをイオン注入
してｎ°型領領域１４１５および１６を形成する。
ｎ゛型領領域１４ドレインとなり、ｎ”型領域Ｉ５はソ
ースとなる。ｎ゛型トドレイン領域１４よびｎ゛゛ソー
ス領域１５の間のＳｉＯ□膜１３膜形３度エッチングに
より取り除き、再度酸化して厚さ７０〜３００人のゲー
） ＳｉＯ□１１１１７として形成しなおす。
ースとなる。ｎ゛型トドレイン領域１４よびｎ゛゛ソー
ス領域１５の間のＳｉＯ□膜１３膜形３度エッチングに
より取り除き、再度酸化して厚さ７０〜３００人のゲー
） ＳｉＯ□１１１１７として形成しなおす。
（工程９．第１０図参照）
基板表面全体にＣＶＤによりポリシリコンを堆積した後
、ＰまたはＡｓを拡散してｎ型ポリシリコン［１Ｂを形
成する。このｎ型ポリシリコンＮ１８はゲート電極とな
る。
、ＰまたはＡｓを拡散してｎ型ポリシリコン［１Ｂを形
成する。このｎ型ポリシリコンＮ１８はゲート電極とな
る。
（工程１０．第１１図参照）
ｎ型ポリシリコンＮ１８をＲＩＥによりエツチングして
第４開孔部１９を形成する。
第４開孔部１９を形成する。
（工程１１．第１２図参照）
基板表面全体を熱酸化させてＳｉＯ２膜２０膜形０する
。その後、ｎ゛゛ソース領域１５の上のＳｉＯ□膜２お
よび５ｉＪｎ膜３をエツチングにより取り除く。
。その後、ｎ゛゛ソース領域１５の上のＳｉＯ□膜２お
よび５ｉＪｎ膜３をエツチングにより取り除く。
（工程１２．第１図参照）
第４開孔部１９にＣＶＤによりポリシリコンを堆積した
後、ＰまたはＡｓを拡散してｎ型ポリ９９３７層２０を
形成する。その（ｉ、Ａｔ配線２３および２４を形成す
る。
後、ＰまたはＡｓを拡散してｎ型ポリ９９３７層２０を
形成する。その（ｉ、Ａｔ配線２３および２４を形成す
る。
本発明によれば、従来、２０μｍ２以上であったｌトラ
ンジスタ・ｌキャパシタ構造のメモリセルの面積を４．
５μｍ２以下にすることができる。
ンジスタ・ｌキャパシタ構造のメモリセルの面積を４．
５μｍ２以下にすることができる。
第１図は本発明の１実施例構成図、第２図〜第１２図は
第１図に至る製造工程を示す図、第１３図は従来例を示
す図である。 第１図において。 １：ｐ型Ｓｉ基板 ８：ｎ゛型領領 域０：５ｉ（ｈ膜 １１：ｎ型ポリシリコン層 １４ ： ｎ’″型ドレイン領域 １５ ： ｎ”型ソース領域 １７ ：ゲートＳｉＯ！膜 １８：ｎ型ポリシリコン層
第１図に至る製造工程を示す図、第１３図は従来例を示
す図である。 第１図において。 １：ｐ型Ｓｉ基板 ８：ｎ゛型領領 域０：５ｉ（ｈ膜 １１：ｎ型ポリシリコン層 １４ ： ｎ’″型ドレイン領域 １５ ： ｎ”型ソース領域 １７ ：ゲートＳｉＯ！膜 １８：ｎ型ポリシリコン層
Claims (1)
- 【特許請求の範囲】 第１の導電型の半導体基板（１）に設けられた第１の開
孔部（２１）に設けられた第２の導電型の半導体領域（
８）、上記第１の開孔部（２１）の内面に設けられた酸
化膜（１０）および該酸化膜（１０）の上に堆積された
第２の導電型の半導体（１１）からなるキャパシタ領域
と、 キャパシタ領域を形成した第１の開孔部（２１）に隣接
し、第１の導電型の半導体基板（１）に設けられた第２
の開孔部（２２）の底面に形成された第２の導電型のド
レイン領域（１４）、第２の開孔部（２２）の上部に形
成された第２の導電型のソース領域（１５）、上記ドレ
イン領域（１４）およびソース領域（１５）の間の上記
第２の開孔部上に設けられたゲート酸化膜（１７）およ
び上記第２の開孔部（２２）を埋め、ゲート電極として
の第２の導電型の半導体（１８）からなるＭＯＳトラン
ジスタ領域とからなることを特徴とするＬＳＩ用微細セ
ル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306281A JPH01146355A (ja) | 1987-12-03 | 1987-12-03 | Ｌｓｉ用微細セル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306281A JPH01146355A (ja) | 1987-12-03 | 1987-12-03 | Ｌｓｉ用微細セル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146355A true JPH01146355A (ja) | 1989-06-08 |
Family
ID=17955206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306281A Pending JPH01146355A (ja) | 1987-12-03 | 1987-12-03 | Ｌｓｉ用微細セル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01146355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898265B1 (ko) * | 2001-09-18 | 2009-05-19 | 에이저 시스템즈 가디언 코포레이션 | 수직 교환형 게이트 트랜지스터와 커패시터가 직접화된 구조체 및 제조 방법 |
-
1987
- 1987-12-03 JP JP62306281A patent/JPH01146355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898265B1 (ko) * | 2001-09-18 | 2009-05-19 | 에이저 시스템즈 가디언 코포레이션 | 수직 교환형 게이트 트랜지스터와 커패시터가 직접화된 구조체 및 제조 방법 |
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