JPH01290256A - ダイナミック型半導体記憶装置及びその製造方法 - Google Patents
ダイナミック型半導体記憶装置及びその製造方法Info
- Publication number
- JPH01290256A JPH01290256A JP63120878A JP12087888A JPH01290256A JP H01290256 A JPH01290256 A JP H01290256A JP 63120878 A JP63120878 A JP 63120878A JP 12087888 A JP12087888 A JP 12087888A JP H01290256 A JPH01290256 A JP H01290256A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- forming
- conductive film
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はスタックドキャパシタを採用したダイナミック
型半導体記憶装置およびその製造方法に関し、 単位千面積当りの蓄積容量の増加を図ることを目的とし
、 ＭＯＳトランジスタとキャパシタとを含むダイナミック
型メモリセルを複数具備し、該キャパシタは、該ＭＯＳ
トランジスタに接続された第１電極と、該第１電極に対
向する第２電極とを有し、該第１電極の少なくとも一部
分が、隣接メモリセルの第１電極にオーバーラツプする
様に形成され、該第２電極はオーバーラツプした一対の
第１電極に共通に且つ両者に挟まれた領域を含んで形成
されている様に構成する。
型半導体記憶装置およびその製造方法に関し、 単位千面積当りの蓄積容量の増加を図ることを目的とし
、 ＭＯＳトランジスタとキャパシタとを含むダイナミック
型メモリセルを複数具備し、該キャパシタは、該ＭＯＳ
トランジスタに接続された第１電極と、該第１電極に対
向する第２電極とを有し、該第１電極の少なくとも一部
分が、隣接メモリセルの第１電極にオーバーラツプする
様に形成され、該第２電極はオーバーラツプした一対の
第１電極に共通に且つ両者に挟まれた領域を含んで形成
されている様に構成する。
本発明はスタックドキャパシタを採用したダイナミック
型半導体記憶装置及びその製造方法、特にその集積度の
一層の向上を図ることを可能とするメモリセルの構造及
びその製造方法に関するものである。
型半導体記憶装置及びその製造方法、特にその集積度の
一層の向上を図ることを可能とするメモリセルの構造及
びその製造方法に関するものである。
第１０図は従来のダイナミックメモリセルの平面図、第
１１図は従来のダイナミックメモリセルの断面図（第１
０図のＣ−Ｃ″断面である。
１１図は従来のダイナミックメモリセルの断面図（第１
０図のＣ−Ｃ″断面である。
図中、■は半導体基板、２はフィールド絶縁膜（Ｓ ｉ
ｏｚ ） 、 ３ ａ〜３ ｄは転送トランジスタ（
ＭＯＳトランジスタ）のソース、４ａ〜４ｄは転送トラ
ンジスタのドレイン、５ａ〜５ｄは転送トランジスタの
ゲート電極（ワード線）、１１はビット線、１２はＰＳ
Ｇ、１３ａ 〜１３ｄはワード線抵抗を下げる為のＡＡ
配線による裏打ち、２８ａ。
ｏｚ ） 、 ３ ａ〜３ ｄは転送トランジスタ（
ＭＯＳトランジスタ）のソース、４ａ〜４ｄは転送トラ
ンジスタのドレイン、５ａ〜５ｄは転送トランジスタの
ゲート電極（ワード線）、１１はビット線、１２はＰＳ
Ｇ、１３ａ 〜１３ｄはワード線抵抗を下げる為のＡＡ
配線による裏打ち、２８ａ。
２８ｂは蓄積電極、２９ａ、２９ｂは誘電体膜。
３０は対向電極、３１．３２は絶縁膜である。
第１１図に於いて情報を記憶する蓄積容量は蓄積電極２
８ａ、２８ｂ、誘電体膜２９ａ、２９ｂ及び対向電極３
０によって構成されている。尚対向電極３０は複数の蓄
積電極２８ａ〜２８ｄに対して共通に設けられている。
８ａ、２８ｂ、誘電体膜２９ａ、２９ｂ及び対向電極３
０によって構成されている。尚対向電極３０は複数の蓄
積電極２８ａ〜２８ｄに対して共通に設けられている。
この蓄積容量は、所謂スタックドキャパシタと呼ばれる
もので、転送トランジスタ上に蓄積容量を積み重ねるこ
とで高集積化が図られている。同図に於いて、例えば２
８ａ、２９ａ３０からなる蓄積容量に記憶された情報（
電荷）はドレイン４ａ、ソース３ａ、ゲート電極５ａよ
りなる転送トランジスタを介してビット線１１に読み出
される。
もので、転送トランジスタ上に蓄積容量を積み重ねるこ
とで高集積化が図られている。同図に於いて、例えば２
８ａ、２９ａ３０からなる蓄積容量に記憶された情報（
電荷）はドレイン４ａ、ソース３ａ、ゲート電極５ａよ
りなる転送トランジスタを介してビット線１１に読み出
される。
ダイナミック型半導体記憶装置の高集積化、大容量化を
図る為には、第１１図に示すスタックドキャパシタを採
用したとしても、１メモリセルあたりの平面積の減少、
即ち蓄積容量の減少は避けられない。蓄積容量が減少す
るとα線によるソフトエラー率が増大し、信頼性が低下
する。
図る為には、第１１図に示すスタックドキャパシタを採
用したとしても、１メモリセルあたりの平面積の減少、
即ち蓄積容量の減少は避けられない。蓄積容量が減少す
るとα線によるソフトエラー率が増大し、信頼性が低下
する。
更に第１１図の構造ではワード線５ｂと５０との間隔部
分と、蓄積電極２８ａと２８ｂとの間隔部分とが重なる
為、この凹状の部分の段差は二重に厳しくなり、その上
に形成されるビット線１１の断線を招く恐れがある。
分と、蓄積電極２８ａと２８ｂとの間隔部分とが重なる
為、この凹状の部分の段差は二重に厳しくなり、その上
に形成されるビット線１１の断線を招く恐れがある。
本発明は係る従来技術の問題点に鑑み、単位面積当りの
蓄積容量の増大を図るとともに段差を緩和することを可
能とするメモリセルの構造及びその製造方法を提供する
ことを課題とするものである。
蓄積容量の増大を図るとともに段差を緩和することを可
能とするメモリセルの構造及びその製造方法を提供する
ことを課題とするものである。
前記課題は、第２図の如く
ＭＯＳトランジスタとキャパシタとを含むダイナミック
型メモリセルを複数具備し、該キャパシタは、該ＭＯＳ
トランジスタに接続された第１電極７ａと、該第１電極
７ａに対向する第２電極９とを有し、該第１電極７ａの
少なくとも一部分が、隣接メモリセルの第１電極６ａに
オーバーラツプする様に形成され、該第２電極９はオー
バーラツプした一対の第１電極６ａ、７ａに共通に且つ
両者に挟まれた領域を含んで形成されていることを特徴
とするダイナミック型半導体記憶装置、及び第１ （６
ａ）、２ （９）電極を有するキャパシタと、ＭＯＳト
ランジスタを含むメモリセルを具備するダイナミック型
半導体記憶装置の製造方法であって、 該ＭＯＳトランジスタが形成された半導体基板１上に隣
接メモリセルうちの一方の第１電極６ａを構成する第１
導電膜パターンを形成する工程と、該第１導電膜パター
ンをそれとは異なる材料の層間膜１７で覆う工程と、核
層間膜１７上に、他方のメモリセルの第１電極７ａを構
成する第２導電膜パターンをその一部が該第１導電膜パ
ターン６ａにオーバーラツプする様に形成する工程と、
等方性エツチングにより前記層間膜１７を選択的に除去
する工程と、前記第１．２導電膜パターン６ａ、７ａ表
面に誘電体膜を形成する工程と、前記第１．２導電膜パ
ターン６ａ、７ａに挟まれた領域を含んで隣接メモリセ
ルに共通の第２電極を形成する工程とを含むことを特徴
とするダイナミック型半導体記憶装置の製造方法、又は
第１ （１８ｂ）、２ （９）電極を有するキャパシタ
と、ＭＯＳトランジスタを含むメモリセルを具備するダ
イナミック型半導体記憶装置の製造方法であって、 該ＭＯＳトランジスタが形成された半導体基板１上に隣
接メモリセルうちの一方のＭＯＳトランジスタに接続さ
れた第１導電膜１８ａを形成する工程と、該第１導電膜
上にそれとは異なる材料の層間膜２１を形成する工程と
、該第１導電膜１８ａ及び該層間膜２１を選択的に除去
して、他方のメモリセルのＭＯＳトランジスタに対する
コンタクトホール２２を形成する工程と、該コンタクト
ホールの内側面を絶縁膜２０で被覆する工程と、該コン
タクトホール２２を介して前記他方のメモリセルのＭＯ
Ｓトランジスタに接続された第２導電膜１８ｂを形成す
る工程と、前記第１．２導電膜及び層間膜を同一平面パ
ターンにパターニングして隣接メモリセルの第１電極と
する工程と、前記層間膜２１を等方性エツチングにより
選択的に除去する工程と、前記第１，２電極表面に誘電
体膜を形成する工程と、前記第１電極に挟まれた領域を
含んで隣接メモリセルに共通の第２電極を形成する工程
とを含むことを特徴とするダイナミック型半導体記憶装
置の製造方法、又は 第１．２電極を有するキャパシタと、ＭＯＳトランジス
タを含むメモリセルを具備するダイナミック型半導体記
憶装置の製造方法であって、隣接する１対のメモリセル
のそれぞれのＭＯＳトランジスタに接続された第１導電
膜を形成する工程と、該第１導電膜をパターニングして
メモリセル毎に独立した第１電極の一部分２３ａ、２３
ｂを形成する工程と、該第１導電膜とは異なる材料の層
間膜２７で各該第１電極を覆う工程と、該層間膜２７を
選択的に除去して、各該第１電極に対するコンタクトホ
ール２６ａ、２６ｂを形成する工程と、前記層間膜２７
上及び該コンタクトホール２６ａ、２６ｂ内を含んで第
２導電膜２４ａ、２４ｂを形成をする工程と、隣接メモ
リセルの一方の該第２導電膜で形成された第１電極２４
ｂが、他方のメモリセルの前記第１導電膜で形成された
第１電極２３ａにオーバーラツプする様に該第２導電膜
をパターニングする工程と、前記層間膜２７を等方性エ
ツチングにより選択的に除去する工程と、前記第１電極
表面に誘電体膜２５ａ、２５ｂを形成する工程と、前記
第１．２導電膜に挟まれた領域を含んで隣接メモリセル
に共通の第２電極９を形成する工程とを含むことを特徴
とするダイナミック型半導体記憶装置の製造方法によっ
て解決される。
型メモリセルを複数具備し、該キャパシタは、該ＭＯＳ
トランジスタに接続された第１電極７ａと、該第１電極
７ａに対向する第２電極９とを有し、該第１電極７ａの
少なくとも一部分が、隣接メモリセルの第１電極６ａに
オーバーラツプする様に形成され、該第２電極９はオー
バーラツプした一対の第１電極６ａ、７ａに共通に且つ
両者に挟まれた領域を含んで形成されていることを特徴
とするダイナミック型半導体記憶装置、及び第１ （６
ａ）、２ （９）電極を有するキャパシタと、ＭＯＳト
ランジスタを含むメモリセルを具備するダイナミック型
半導体記憶装置の製造方法であって、 該ＭＯＳトランジスタが形成された半導体基板１上に隣
接メモリセルうちの一方の第１電極６ａを構成する第１
導電膜パターンを形成する工程と、該第１導電膜パター
ンをそれとは異なる材料の層間膜１７で覆う工程と、核
層間膜１７上に、他方のメモリセルの第１電極７ａを構
成する第２導電膜パターンをその一部が該第１導電膜パ
ターン６ａにオーバーラツプする様に形成する工程と、
等方性エツチングにより前記層間膜１７を選択的に除去
する工程と、前記第１．２導電膜パターン６ａ、７ａ表
面に誘電体膜を形成する工程と、前記第１．２導電膜パ
ターン６ａ、７ａに挟まれた領域を含んで隣接メモリセ
ルに共通の第２電極を形成する工程とを含むことを特徴
とするダイナミック型半導体記憶装置の製造方法、又は
第１ （１８ｂ）、２ （９）電極を有するキャパシタ
と、ＭＯＳトランジスタを含むメモリセルを具備するダ
イナミック型半導体記憶装置の製造方法であって、 該ＭＯＳトランジスタが形成された半導体基板１上に隣
接メモリセルうちの一方のＭＯＳトランジスタに接続さ
れた第１導電膜１８ａを形成する工程と、該第１導電膜
上にそれとは異なる材料の層間膜２１を形成する工程と
、該第１導電膜１８ａ及び該層間膜２１を選択的に除去
して、他方のメモリセルのＭＯＳトランジスタに対する
コンタクトホール２２を形成する工程と、該コンタクト
ホールの内側面を絶縁膜２０で被覆する工程と、該コン
タクトホール２２を介して前記他方のメモリセルのＭＯ
Ｓトランジスタに接続された第２導電膜１８ｂを形成す
る工程と、前記第１．２導電膜及び層間膜を同一平面パ
ターンにパターニングして隣接メモリセルの第１電極と
する工程と、前記層間膜２１を等方性エツチングにより
選択的に除去する工程と、前記第１，２電極表面に誘電
体膜を形成する工程と、前記第１電極に挟まれた領域を
含んで隣接メモリセルに共通の第２電極を形成する工程
とを含むことを特徴とするダイナミック型半導体記憶装
置の製造方法、又は 第１．２電極を有するキャパシタと、ＭＯＳトランジス
タを含むメモリセルを具備するダイナミック型半導体記
憶装置の製造方法であって、隣接する１対のメモリセル
のそれぞれのＭＯＳトランジスタに接続された第１導電
膜を形成する工程と、該第１導電膜をパターニングして
メモリセル毎に独立した第１電極の一部分２３ａ、２３
ｂを形成する工程と、該第１導電膜とは異なる材料の層
間膜２７で各該第１電極を覆う工程と、該層間膜２７を
選択的に除去して、各該第１電極に対するコンタクトホ
ール２６ａ、２６ｂを形成する工程と、前記層間膜２７
上及び該コンタクトホール２６ａ、２６ｂ内を含んで第
２導電膜２４ａ、２４ｂを形成をする工程と、隣接メモ
リセルの一方の該第２導電膜で形成された第１電極２４
ｂが、他方のメモリセルの前記第１導電膜で形成された
第１電極２３ａにオーバーラツプする様に該第２導電膜
をパターニングする工程と、前記層間膜２７を等方性エ
ツチングにより選択的に除去する工程と、前記第１電極
表面に誘電体膜２５ａ、２５ｂを形成する工程と、前記
第１．２導電膜に挟まれた領域を含んで隣接メモリセル
に共通の第２電極９を形成する工程とを含むことを特徴
とするダイナミック型半導体記憶装置の製造方法によっ
て解決される。
本発明によれば隣接メモリセルの蓄積電極が互いにオー
バーラツプして形成される。その為に単位面積当りの蓄
積容量が増大し、且つ蓄積電極の裏側の部分も容量に寄
与するので一層の蓄積容量の増大が可能となる。更に、
ワード線の間隔部分の段差と蓄積電極の間隔部分の段差
が重ならない為に急峻な段差ができず、ビット線等の断
線を防止することができる。
バーラツプして形成される。その為に単位面積当りの蓄
積容量が増大し、且つ蓄積電極の裏側の部分も容量に寄
与するので一層の蓄積容量の増大が可能となる。更に、
ワード線の間隔部分の段差と蓄積電極の間隔部分の段差
が重ならない為に急峻な段差ができず、ビット線等の断
線を防止することができる。
以下、図面に沿って本発明の一実施例を詳細に説明する
。
。
第１図は本発明の第１実施例であるダイナミックメモリ
セルの平面図、第２図は本発明の第１実施例であるダイ
ナミックメモリセルの断面図（第１図のＡ−Ａ”断面）
である。第１図では隣接する４つのメモリセル、第２図
では隣接する２つのメモリセルが示されている。図中、
６ａ、６ｂ。
セルの平面図、第２図は本発明の第１実施例であるダイ
ナミックメモリセルの断面図（第１図のＡ−Ａ”断面）
である。第１図では隣接する４つのメモリセル、第２図
では隣接する２つのメモリセルが示されている。図中、
６ａ、６ｂ。
７ａ、７ｂは蓄積電極、８ａ、８ｂは誘電体膜。
９は対向電極、１０はＳｉｎ、等の絶縁膜、１４はＳｉ
Ｎ等の絶縁膜であり、第１０図、第１１図と同一部分は
同一符号で示す。
Ｎ等の絶縁膜であり、第１０図、第１１図と同一部分は
同一符号で示す。
本実施例に於いて１つの蓄積容量は、例えば蓄積電極６
ａ、誘電体膜８ａ、対向電極９によって構成されている
。尚、対向電極９は６ａ、６ｂ７ａ、７ｂに対して共通
の電極である。本実施例が第１０．１１図の実施例と大
きく異なる点は蓄積電極６ａと７ａとがワード線５ｂと
５０との間の領域で第１．２図に示す如く重なりあって
おり、蓄積電極６ａと７８とに挟まれた部分にも対向電
極９が存在している点にある。この様な構造の採用によ
り単位面積当りの蓄積容量の増大が図られている。更に
、第２図の如く誘電体膜８ａ、８ｂ及び対向電極９は蓄
積電極６ａ、６ｂ、７ａ、７ｂの表面、裏面及び側面に
対向し、蓄積電極全体を包み込む様に形成されている。
ａ、誘電体膜８ａ、対向電極９によって構成されている
。尚、対向電極９は６ａ、６ｂ７ａ、７ｂに対して共通
の電極である。本実施例が第１０．１１図の実施例と大
きく異なる点は蓄積電極６ａと７ａとがワード線５ｂと
５０との間の領域で第１．２図に示す如く重なりあって
おり、蓄積電極６ａと７８とに挟まれた部分にも対向電
極９が存在している点にある。この様な構造の採用によ
り単位面積当りの蓄積容量の増大が図られている。更に
、第２図の如く誘電体膜８ａ、８ｂ及び対向電極９は蓄
積電極６ａ、６ｂ、７ａ、７ｂの表面、裏面及び側面に
対向し、蓄積電極全体を包み込む様に形成されている。
よって、蓄積電極の全ての面が容量形成に寄与すること
になり、蓄積容量の容量値は飛躍的に増大する。尚、第
１図には図示していないが、蓄積電極６ｂ、７ｂもそれ
らに隣接するメモリセルの蓄積電極とオーバーラツプす
る。また、第１図では、ビット綿１１の延在する方向に
並んだメモリセルの蓄積電極をオーバラップさせている
が、ワード線５ａ〜５ｄの延在する方向に並んだメモリ
セルの蓄積電極とオーバーラツプさせてもよい。
になり、蓄積容量の容量値は飛躍的に増大する。尚、第
１図には図示していないが、蓄積電極６ｂ、７ｂもそれ
らに隣接するメモリセルの蓄積電極とオーバーラツプす
る。また、第１図では、ビット綿１１の延在する方向に
並んだメモリセルの蓄積電極をオーバラップさせている
が、ワード線５ａ〜５ｄの延在する方向に並んだメモリ
セルの蓄積電極とオーバーラツプさせてもよい。
また、第２図が第１１図と更に大きく異なる点はワード
線５ｂと５０との間の段差が大幅に緩和されている点に
ある。従って、その上に形成されるビット線１１やその
他の配線が断線する恐れは大幅に減少する。
線５ｂと５０との間の段差が大幅に緩和されている点に
ある。従って、その上に形成されるビット線１１やその
他の配線が断線する恐れは大幅に減少する。
次に第１，２図に示したメモリセルの製造方法を第３図
に沿って説明する。第３図（ａ）〜（ｆ）は本発明の第
１実施例の工程断面図であり、それぞれ第１図のＡ−Ａ
’断面を示している。
に沿って説明する。第３図（ａ）〜（ｆ）は本発明の第
１実施例の工程断面図であり、それぞれ第１図のＡ−Ａ
’断面を示している。
第３図（ａ）：例えばＬＯＣＯ３法を用いて、素子分離
用のフィールド絶縁膜２（５０００人）を成長する。つ
いでゲート酸化膜を２００人程変成長して、その上にＣ
ＶＤ法によりポリシリジン膜を３０００人程度成長する
。このポリシリコン膜を低抵抗化するため例えばＰＯＣ
／！、をソースガスとして燐を不純物拡散する。その後
、低抵抗化されたポリシリコン膜をパターニングしてゲ
ート電極、ワード線５ａ〜５ｄを形成する。このゲート
電極、ワード線５ａ〜５ｄをマスクとしてＡｓイオンを
７０ＫｅＶ、ＩＥ１５程度半導体基板１に注入すること
で、転送トランジスタのソース３ａｔ３ｂ、 ドレイ
ン４ａ、４ｂを形成する。次いでＣＶＤ法により、Ｓｉ
Ｎ膜１４ （１０００人）、Ｓ１０、膜１５ （１００
０人）を連続的に成長して第３図（ａ）の構造とする。
用のフィールド絶縁膜２（５０００人）を成長する。つ
いでゲート酸化膜を２００人程変成長して、その上にＣ
ＶＤ法によりポリシリジン膜を３０００人程度成長する
。このポリシリコン膜を低抵抗化するため例えばＰＯＣ
／！、をソースガスとして燐を不純物拡散する。その後
、低抵抗化されたポリシリコン膜をパターニングしてゲ
ート電極、ワード線５ａ〜５ｄを形成する。このゲート
電極、ワード線５ａ〜５ｄをマスクとしてＡｓイオンを
７０ＫｅＶ、ＩＥ１５程度半導体基板１に注入すること
で、転送トランジスタのソース３ａｔ３ｂ、 ドレイ
ン４ａ、４ｂを形成する。次いでＣＶＤ法により、Ｓｉ
Ｎ膜１４ （１０００人）、Ｓ１０、膜１５ （１００
０人）を連続的に成長して第３図（ａ）の構造とする。
第３図（ｂ）二次いで通常のフォトリソグラフィー技術
を用いてコンタクトホール１６ａを形成し、ドレイン４
ａを露出する。
を用いてコンタクトホール１６ａを形成し、ドレイン４
ａを露出する。
第３図（Ｃ）：コンタクトホール１６ａ内を含んでポリ
シリコン膜を１０００人程度変形Ｄ法により堆積し、Ａ
ｓ＋イオンを５０ＫｅＶ、ＩＥ１５程度注入してポリシ
リコン膜の低抵抗化を図る。このポリシリコン膜をパタ
ーニングして、蓄積電極６ａとする。
シリコン膜を１０００人程度変形Ｄ法により堆積し、Ａ
ｓ＋イオンを５０ＫｅＶ、ＩＥ１５程度注入してポリシ
リコン膜の低抵抗化を図る。このポリシリコン膜をパタ
ーニングして、蓄積電極６ａとする。
第３図（ｄ）：ＳｉＯ，膜１７を層間膜とシテｃｖＤ法
により１０００人程度堆積する。層間膜はＳｉＯ□膜に
限らないが、後工程で選択的に除去するものなので、蓄
積電極６ａの材料、ここではポリシリコン膜を残して選
択的にエツチングできる材料である必要がある。次いで
、ドレイン４ｂを露出するコンタクトホール１６ｂを形
成する。
により１０００人程度堆積する。層間膜はＳｉＯ□膜に
限らないが、後工程で選択的に除去するものなので、蓄
積電極６ａの材料、ここではポリシリコン膜を残して選
択的にエツチングできる材料である必要がある。次いで
、ドレイン４ｂを露出するコンタクトホール１６ｂを形
成する。
第３図（ｅ）：続いて、ポリシリコン膜をＣＶＤ法によ
り１０００人程度堆積し、Ａｓ“イオンを５０ＫｅＶ、
ＩＥ１５程度注入してポリシリコン膜の低抵抗化を図る
。このポリシリコン膜をパターニングして、蓄積電極７
ａとする。
り１０００人程度堆積し、Ａｓ“イオンを５０ＫｅＶ、
ＩＥ１５程度注入してポリシリコン膜の低抵抗化を図る
。このポリシリコン膜をパターニングして、蓄積電極７
ａとする。
第３図（ｆ）二次いで、Ｓｉ０ｇ膜を選択的に除去でき
るエツチング液、例えばＨＦ溶液中に半導体基板１を浸
漬し、ＳｉＯ□膜１５膜形５を等方性エツチングして完
全に除去する。このとき、ワード線５ａ〜５ｂはＳｉＮ
膜１４でカバーされているのでエツチングされない。
るエツチング液、例えばＨＦ溶液中に半導体基板１を浸
漬し、ＳｉＯ□膜１５膜形５を等方性エツチングして完
全に除去する。このとき、ワード線５ａ〜５ｂはＳｉＮ
膜１４でカバーされているのでエツチングされない。
第２図：次いで、熱酸化法により１００人程変形５ｉｆ
２膜を蓄積電極６ａ、７ａの表面に形成して誘電体膜８
ａ、８ｂとする。この際、酸化雰囲気を減圧（ｌＱｔｏ
ｒｒ程度以下）とすると、蓄積電極６ａ、７ａの隙間の
部分も均一に酸化することができる。尚、Ｓｉｎ、膜の
代わりに、ＳｉＮ膜を減圧ＣＶＤ法で蓄積電極表面に成
長して、誘電体膜８ａ、８ｂとしても良い。次いで、対
向電極９を形成する為に、蓄積電極６ａ、７ｕ全体を包
み込む様にポリシリコン膜を２０００人程度０ＶＤ法に
より成長する。尚、ポリシリコン膜の成長は、１ｔｏｒ
ｒ程度以下の減圧雰囲気で行うと蓄積電極間の隙間にも
ポリシリコンが完全に成長し、隙間を完全に埋め込むこ
とができる。この対向電極９を構成するポリシリコン膜
には、ＰＯＣｌ３をソースとしてガス拡散により燐をド
ープして低抵抗化を図る。次いで、このポリシリコン膜
を第２図の如くパターニングして対向電極９とする。次
いでＣＶＤ法により、５ｉＯｚ膜１０を２０００人程゛
変形長し、これにソース３ａ、３ｂを露出するコンタク
トホールを開口し、ＣＶＤ法によりポリシリコン膜を１
０００人し、Ａｓイオンを５０ＫｅＶ、ＩＥ１６注人後
、（−（７）上にＣＶＤ法によりＷＳｉを２０００人成
長する。これをパターニングすることでビット線１１と
する。ついで、ＰＳＧ１２を０．５ｕｍ成長し、その上
に１μｍ程度の厚さのＡ！配線１３ａ〜１３ｄを形成す
る。尚、ＡＩｌ配線１３ａ〜１３ｄは不図示の部分で対
応するワード線５ａ〜５ｂに接続され、ワード線の低抵
抗化に寄与している。
２膜を蓄積電極６ａ、７ａの表面に形成して誘電体膜８
ａ、８ｂとする。この際、酸化雰囲気を減圧（ｌＱｔｏ
ｒｒ程度以下）とすると、蓄積電極６ａ、７ａの隙間の
部分も均一に酸化することができる。尚、Ｓｉｎ、膜の
代わりに、ＳｉＮ膜を減圧ＣＶＤ法で蓄積電極表面に成
長して、誘電体膜８ａ、８ｂとしても良い。次いで、対
向電極９を形成する為に、蓄積電極６ａ、７ｕ全体を包
み込む様にポリシリコン膜を２０００人程度０ＶＤ法に
より成長する。尚、ポリシリコン膜の成長は、１ｔｏｒ
ｒ程度以下の減圧雰囲気で行うと蓄積電極間の隙間にも
ポリシリコンが完全に成長し、隙間を完全に埋め込むこ
とができる。この対向電極９を構成するポリシリコン膜
には、ＰＯＣｌ３をソースとしてガス拡散により燐をド
ープして低抵抗化を図る。次いで、このポリシリコン膜
を第２図の如くパターニングして対向電極９とする。次
いでＣＶＤ法により、５ｉＯｚ膜１０を２０００人程゛
変形長し、これにソース３ａ、３ｂを露出するコンタク
トホールを開口し、ＣＶＤ法によりポリシリコン膜を１
０００人し、Ａｓイオンを５０ＫｅＶ、ＩＥ１６注人後
、（−（７）上にＣＶＤ法によりＷＳｉを２０００人成
長する。これをパターニングすることでビット線１１と
する。ついで、ＰＳＧ１２を０．５ｕｍ成長し、その上
に１μｍ程度の厚さのＡ！配線１３ａ〜１３ｄを形成す
る。尚、ＡＩｌ配線１３ａ〜１３ｄは不図示の部分で対
応するワード線５ａ〜５ｂに接続され、ワード線の低抵
抗化に寄与している。
次に本発明の第２実施例につき第４．５．６図を参照し
ながら説明する。第４図は、本発明の第２実施例である
ダイナミックメモリセルの平面図、第５図は本発明の第
２実施例であるダイナミックメモリセルの断面図（第４
図のＢ−Ｂ’断面）、第６図（ａ）〜（ｅ）は本発明の
第２実施例の製造工程断面図（第４図のＢ−Ｂ’断面）
である。尚、第５図に於いては第２図のＰＳＧ膜および
Ａ２配線１３ａ〜１３ｄの図示を省略しである。図中、
１８ａ、１８ｂは蓄積電極、１９ａ、１９ｂは誘電体膜
、２０は絶縁膜であり、第１，２図と同一部位は同一番
号で示す。
ながら説明する。第４図は、本発明の第２実施例である
ダイナミックメモリセルの平面図、第５図は本発明の第
２実施例であるダイナミックメモリセルの断面図（第４
図のＢ−Ｂ’断面）、第６図（ａ）〜（ｅ）は本発明の
第２実施例の製造工程断面図（第４図のＢ−Ｂ’断面）
である。尚、第５図に於いては第２図のＰＳＧ膜および
Ａ２配線１３ａ〜１３ｄの図示を省略しである。図中、
１８ａ、１８ｂは蓄積電極、１９ａ、１９ｂは誘電体膜
、２０は絶縁膜であり、第１，２図と同一部位は同一番
号で示す。
本発明の第２実施例は、蓄積容量の一層の増加を図ると
共に段差を緩和する為に隣接セルの蓄積電極１８ａ、１
８ｂを完全にオーバーラツプさせた点で第１実施例と異
なっている。その為、下層の蓄積電極１８ａを貫通する
コンタクトホールを形成し、これを介して上層の蓄積電
極１８ｂをドレイン４ｂに接続する構成としている。絶
縁膜２０は重ねられた蓄積電極間の短絡を防ぐ為に設け
られたものである。
共に段差を緩和する為に隣接セルの蓄積電極１８ａ、１
８ｂを完全にオーバーラツプさせた点で第１実施例と異
なっている。その為、下層の蓄積電極１８ａを貫通する
コンタクトホールを形成し、これを介して上層の蓄積電
極１８ｂをドレイン４ｂに接続する構成としている。絶
縁膜２０は重ねられた蓄積電極間の短絡を防ぐ為に設け
られたものである。
次に第６図を沿って本発明の第２実施例の製造工程を説
明する。尚、各膜の膜厚及び不純物のドープ量は第１実
施例と同程度でよいので、その説明を省略する。
明する。尚、各膜の膜厚及び不純物のドープ量は第１実
施例と同程度でよいので、その説明を省略する。
第６図（ａ）：この工程は第３図（ａ）と同じであり、
転送トランジスタを形成した半導体基板１上にＳｉＮ膜
、ＳｉＯ□膜１５膜形５する。
転送トランジスタを形成した半導体基板１上にＳｉＮ膜
、ＳｉＯ□膜１５膜形５する。
第６図［有］）：次いで、ドレイン４ａを露出するコン
タクトホールを形成した後、蓄積電極１８ａとなるポリ
シリコン膜（１８ａ）を形成し、不純物をドープした後
、その上にＳｉＯ□膜２１膜形１する。
タクトホールを形成した後、蓄積電極１８ａとなるポリ
シリコン膜（１８ａ）を形成し、不純物をドープした後
、その上にＳｉＯ□膜２１膜形１する。
第６図（Ｃ）：続いてドレイン４ｂを露出するコンタク
トホール２２を形成する。このコンタクトホ−ル２２内
を含んでＳｉＮ膜を形成し、ＳｉＮ膜をリアクティブイ
オンエツチング法等の異方性エツチングで全面エツチン
グするとＳｉＮ膜はコンタクトホール２２の内側壁にの
み残り、図に示す形状の絶縁膜２０となる。
トホール２２を形成する。このコンタクトホ−ル２２内
を含んでＳｉＮ膜を形成し、ＳｉＮ膜をリアクティブイ
オンエツチング法等の異方性エツチングで全面エツチン
グするとＳｉＮ膜はコンタクトホール２２の内側壁にの
み残り、図に示す形状の絶縁膜２０となる。
第６図（ｄ）：続いて、蓄積電極１８ｂとなるポリシリ
コン膜（１８ｂ）を形成し、不純物をドープする。次い
でフォトリソグラフィー技術により、ホＩＪ シＩＪ
：ｌン膜（１８ｂ）、５ｉＯｚ膜２１．ポリシリコン膜
（１８ａ）を同じパターンにパターニングする。
コン膜（１８ｂ）を形成し、不純物をドープする。次い
でフォトリソグラフィー技術により、ホＩＪ シＩＪ
：ｌン膜（１８ｂ）、５ｉＯｚ膜２１．ポリシリコン膜
（１８ａ）を同じパターンにパターニングする。
第６図（ｅ）：第１実施例と同様にＨＦ溶液による等方
性エツチングによりＳｉＯ□膜２１．１５を完全に除去
する。以降の工程は第１実施例と同様である。尚、第６
図（ａ）のＳｉｎ、膜１５の形成工程から第６図（ｄ）
のポリシリコン膜１８ｂの形成工程までを複数回繰り返
し行なった後に、これらをパターニングすることで、各
蓄積電極を後述する第４実施例の如く複数毎の導電膜で
形成しても良い。
性エツチングによりＳｉＯ□膜２１．１５を完全に除去
する。以降の工程は第１実施例と同様である。尚、第６
図（ａ）のＳｉｎ、膜１５の形成工程から第６図（ｄ）
のポリシリコン膜１８ｂの形成工程までを複数回繰り返
し行なった後に、これらをパターニングすることで、各
蓄積電極を後述する第４実施例の如く複数毎の導電膜で
形成しても良い。
第７図は、本発明の第３実施例であるダイナミックメモ
リセルの平面図であり１、第４図と同一部位は同一番号
で示す 第３実施例の基本構造は第２実施例と同じであるが、第
３実施例ではワード線５ａ〜５ｂの延在する方向に並ん
だメモリセルの蓄積電極１８ａと１８ ｃ、 １８
ｂと１８ｃを重ねている点で第２実施例と異なっている
。その製造工程は第２実施例と同様である。尚、７図の
様な蓄積電極のオーバーラツプのさせがたは、第１実施
例に於いても適用できる。
リセルの平面図であり１、第４図と同一部位は同一番号
で示す 第３実施例の基本構造は第２実施例と同じであるが、第
３実施例ではワード線５ａ〜５ｂの延在する方向に並ん
だメモリセルの蓄積電極１８ａと１８ ｃ、 １８
ｂと１８ｃを重ねている点で第２実施例と異なっている
。その製造工程は第２実施例と同様である。尚、７図の
様な蓄積電極のオーバーラツプのさせがたは、第１実施
例に於いても適用できる。
次に第８図及び第９図（ａ）〜（匂を参照して、本発明
の第４実施例を説明する。第８図は本発明の第４実施例
であるダイナミックメモリセルの平面図、第９図（ａ）
〜（ｇ）は本発明の第４実施例であるダイナミックメモ
リセルの製造工程断面図である。
の第４実施例を説明する。第８図は本発明の第４実施例
であるダイナミックメモリセルの平面図、第９図（ａ）
〜（ｇ）は本発明の第４実施例であるダイナミックメモ
リセルの製造工程断面図である。
図中、２３ａ、２３ｂ、２４ａ、２４ｂは蓄積電極、２
５ａ、２５ｂは誘電体膜である。尚、各膜の膜厚、不純
物のドープ量、プロセス条件は第１実施例と同様である
ので、その詳細説明を省略する。
５ａ、２５ｂは誘電体膜である。尚、各膜の膜厚、不純
物のドープ量、プロセス条件は第１実施例と同様である
ので、その詳細説明を省略する。
本発明の第４実施例が前述の実施例と異なる点は、各蓄
積電極を２３ａ、２４ａの２枚の導電膜で形成し、且つ
一方のメモリセルの下層の蓄積電極２３ａに他方のメモ
リセルの上層の蓄積電極２４ｂをオーバーラツプさせて
、蓄積容量の増大及び段差の緩和を図った点にある。こ
の製造工程を第９図に沿って説明する。
積電極を２３ａ、２４ａの２枚の導電膜で形成し、且つ
一方のメモリセルの下層の蓄積電極２３ａに他方のメモ
リセルの上層の蓄積電極２４ｂをオーバーラツプさせて
、蓄積容量の増大及び段差の緩和を図った点にある。こ
の製造工程を第９図に沿って説明する。
第９図（ａ）＝第３図（ａ）と同様にして転送トランジ
スタ及びワード線５ａ〜５ｄを形成する。
スタ及びワード線５ａ〜５ｄを形成する。
第９図（ｂ） ： Ｓ ｉ Ｎ膜１４．その上にＳｉｎ
、膜１５を形成し、ドレイン４ａ、４ｂを露出するコン
タクトホール２６ａ、２６ｂを形成する。
、膜１５を形成し、ドレイン４ａ、４ｂを露出するコン
タクトホール２６ａ、２６ｂを形成する。
第９図（Ｃ）：ポリシリコン膜を形成し、それに不純物
をドープした後、パターニングして下層の蓄積電極２３
ａ、２３ｂトランジスタする。
をドープした後、パターニングして下層の蓄積電極２３
ａ、２３ｂトランジスタする。
第９図（ｄ）：その上にＳｉＯ□膜２７膜形７し、これ
をパターニングして蓄積電極２３ａ、２３ｂを露出する
コンタクとホールを形成する。
をパターニングして蓄積電極２３ａ、２３ｂを露出する
コンタクとホールを形成する。
第９図（ｅ）：その上にポリシリコン膜を形成し、それ
に不純物をドープした後、パターニングして上層の蓄積
電極２４ａ、２４ｂを形成する。
に不純物をドープした後、パターニングして上層の蓄積
電極２４ａ、２４ｂを形成する。
第９図（ｆ） ： ＨＦ溶液による等方性エツチングに
よりＳｉＯ□膜１５．２７を完全に除去する。
よりＳｉＯ□膜１５．２７を完全に除去する。
第９図（局：以降は第１実施例と同様に誘電体膜２５ａ
、２５ｂ、ポリシリコン膜による対向電極９を形成する
。尚、（ｄ）、 （ｅ）の工程を複数回繰り返した後に
（ｆ）の工程を実施することで、蓄積電極を３枚以上の
導電膜で構成する様にしても良い。また、ワード線の延
在方向に並ぶメモリセルの蓄積電極を本発明の第４実施
例の如（オーバーラツプさせても良い。
、２５ｂ、ポリシリコン膜による対向電極９を形成する
。尚、（ｄ）、 （ｅ）の工程を複数回繰り返した後に
（ｆ）の工程を実施することで、蓄積電極を３枚以上の
導電膜で構成する様にしても良い。また、ワード線の延
在方向に並ぶメモリセルの蓄積電極を本発明の第４実施
例の如（オーバーラツプさせても良い。
以上のとおり、本発明によれば単位平面積をたりの蓄積
容量を増加しつつ集積度の向上を図ることができる。ま
た、ワード線間の領域に於ける段差が緩和され、ビット
線等の配線の断線を防止することができる。
容量を増加しつつ集積度の向上を図ることができる。ま
た、ワード線間の領域に於ける段差が緩和され、ビット
線等の配線の断線を防止することができる。
第１図は本発明の第１実施例であるダイナミックメモリ
セルの平面図、 第２図は本発明の第１実施例であるダイナミックメモリ
セルの断面図、 第３図（ａ）〜（ｆ）は本発明の第１実施例の製造工程
断面図、 第４図は本発明の第２実施例であるダイナミックメモリ
セルの平面図、 第５図は本発明の第２実施例であるダイナミックメモリ
セルの断面図、 第６図（ａ）〜（ｅ）は本発明の第２実施例の製造工程
断面図、 第７図は本発明の第３実施例であるダイナミックメモリ
セルの平面図、 第８図は本発明の第４実施例であるダイナミックメモリ
セルの断面図、 第９図（ａ）〜（ｇ）は本発明の第２実施例の製造工程
断面図、 第１０図は従来のダイナミックメモリセルの平面図、 第１１図は従来のダイナミックメモリセルの断面図であ
る。 １：半導体基板、 ２：フィールド絶縁膜（Ｓｉ（ｈ）。 ３ａ〜３ｄ：ソース。 ４ａ〜４ｄニドレイン。 ５ａ〜５ｄ：ゲート電極（ワード線）。 ６ａ、６ｂ、７ａ、７ｂ、１８ａ、１８ｂ、２３ａ、２
３ｂ、２４ａ、２４ｂ、２８ａ、２８ｂ：蓄積電極。 ８ａ、８ｂ、１９ａ、１９ｂ、２５ａ、２５ｂ。 ２９ａ、２９ｂ：誘電体膜。 ９．３０：対向電極。 １０：ＳｉＯ□等の絶縁膜。 １１：ビット線。 １２：ＰＳＧ膜。 １３ａ 〜１３ｄ：Ａ／！配線 １４．２０はＳｉＮ等の絶縁膜。 １５．２７ ：５ｉＯｚ膜。 手続補正書 （方式） 昭和６３年９月１２日 昭和６３年特許願第１２０８７８号 ２、発明の名称 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５１地名称
（５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 郵便番号 ２１１ 住所 神奈川県用崎市中原区上小田中１０１５番地５、
補正により増加する発明の数 なし６、 補正命令
の日付 昭和６３年９月３０日７、補正の対象 適正
な図面（全図）
セルの平面図、 第２図は本発明の第１実施例であるダイナミックメモリ
セルの断面図、 第３図（ａ）〜（ｆ）は本発明の第１実施例の製造工程
断面図、 第４図は本発明の第２実施例であるダイナミックメモリ
セルの平面図、 第５図は本発明の第２実施例であるダイナミックメモリ
セルの断面図、 第６図（ａ）〜（ｅ）は本発明の第２実施例の製造工程
断面図、 第７図は本発明の第３実施例であるダイナミックメモリ
セルの平面図、 第８図は本発明の第４実施例であるダイナミックメモリ
セルの断面図、 第９図（ａ）〜（ｇ）は本発明の第２実施例の製造工程
断面図、 第１０図は従来のダイナミックメモリセルの平面図、 第１１図は従来のダイナミックメモリセルの断面図であ
る。 １：半導体基板、 ２：フィールド絶縁膜（Ｓｉ（ｈ）。 ３ａ〜３ｄ：ソース。 ４ａ〜４ｄニドレイン。 ５ａ〜５ｄ：ゲート電極（ワード線）。 ６ａ、６ｂ、７ａ、７ｂ、１８ａ、１８ｂ、２３ａ、２
３ｂ、２４ａ、２４ｂ、２８ａ、２８ｂ：蓄積電極。 ８ａ、８ｂ、１９ａ、１９ｂ、２５ａ、２５ｂ。 ２９ａ、２９ｂ：誘電体膜。 ９．３０：対向電極。 １０：ＳｉＯ□等の絶縁膜。 １１：ビット線。 １２：ＰＳＧ膜。 １３ａ 〜１３ｄ：Ａ／！配線 １４．２０はＳｉＮ等の絶縁膜。 １５．２７ ：５ｉＯｚ膜。 手続補正書 （方式） 昭和６３年９月１２日 昭和６３年特許願第１２０８７８号 ２、発明の名称 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５１地名称
（５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 郵便番号 ２１１ 住所 神奈川県用崎市中原区上小田中１０１５番地５、
補正により増加する発明の数 なし６、 補正命令
の日付 昭和６３年９月３０日７、補正の対象 適正
な図面（全図）
Claims (12)
- （１）ＭＯＳトランジスタとキャパシタとを含むダイナ
ミック型メモリセルを複数具備し、 該キャパシタは、該ＭＯＳトランジスタに接続された第
１電極と、該第１電極に対向する第２電極とを有し、 該第１電極の少なくとも一部分が、隣接メモリセルの第
１電極にオーバーラップする様に形成され、該第２電極
はオーバーラップした一対の第１電極に共通に且つ両者
に挟まれた領域を含んで形成されていることを特徴とす
るダイナミック型半導体記憶装置。 - （２）前記第２電極は前記オーバーラップした一対の第
１電極それぞれの上面及び下面を包み込む様に形成され
ていることを特徴とする請求項（１）記載のダイナミッ
ク型半導体記憶装置。 - （３）前記隣接メモリセルの一方の第１電極の全面が他
方の第１電極に対してオーバーラップしており、前記他
方のメモリセルの第１電極に形成された開口を介して、
前記一方のメモリセルの第１電極が前記ＭＯＳトランジ
スタに接続されていることを特徴とする請求項（１）記
載のダイナミック型半導体記憶装置。 - （４）前記隣接メモリセルは、ビット線の延在する方向
に配置されたメモリセルであることを特徴とする請求項
（１）記載のダイナミック型半導体記憶装置。 - （５）前記隣接メモリセルは、ワード線の延在する方向
に配置されたメモリセルであることを特徴とする請求項
（１）記載のダイナミック型半導体記憶装置。 - （６）前記第１電極は第１導電層によって形成された部
分とその上層の第２導電層によって形成された部分を有
し、 一方のメモリセルの第１電極の第２導電層で形成された
部分が他方のメモリセルの第１電極の第１導電層で形成
された部分にオーバーラップする様に配置されているこ
とを特徴とする請求項（１）記載のダイナミック型半導
体記憶装置。 - （７）第１、２電極を有するキャパシタと、ＭＯＳトラ
ンジスタを含むメモリセルを具備するダイナミック型半
導体記憶装置の製造方法であって、該ＭＯＳトランジス
タが形成された半導体基板上に隣接メモリセルうちの一
方の第１電極を構成する第１導電膜パターンを形成する
工程と、該第１導電膜パターンをそれとは異なる材料の
層間膜で覆う工程と、 該層間膜上に、他方のメモリセルの第１電極を構成する
第２導電膜パターンをその一部が該第１導電膜パターン
にオーバーラップする様に形成する工程と、 等方性エッチングにより前記層間膜を選択的に除去する
工程と、 前記第１、２導電膜パターン表面に誘電体膜を形成する
工程と、 前記第１、２導電膜パターンに挟まれた領域を含んで隣
接メモリセルに共通の第２電極を形成する工程とを含む
ことを特徴とするダイナミック型半導体記憶装置の製造
方法。 - （８）前記第１、２導電膜パターン及び前記層間膜の形
成工程を複数回繰り返した後、各層間膜を等方性エッチ
ングにより選択的に除去することを特徴とする請求項（
７）記載のダイナミック型半導体記憶装置の製造方法。 - （９）第１、２電極を有するキャパシタと、ＭＯＳトラ
ンジスタを含むメモリセルを具備するダイナミック型半
導体記憶装置の製造方法であって、該ＭＯＳトランジス
タが形成された半導体基板上に隣接メモリセルうちの一
方のＭＯＳトランジスタに接続された第１導電膜を形成
する工程と、該第１導電膜上にそれとは異なる材料の層
間膜を形成する工程と、 該第１導電膜及び該層間膜を選択的に除去して、他方の
メモリセルのＭＯＳトランジスタに対するコンタクトホ
ールを形成する工程と、 該コンタクトホールの内側面を絶縁膜で被覆する工程と
、 該コンタクトホールを介して前記他方のメモリセルのＭ
ＯＳトランジスタに接続された第２導電膜を形成する工
程と、 前記第１、２導電膜及び層間膜を同一平面パターンにパ
ターニングして隣接メモリセルの第１電極とする工程と
、 前記層間膜を等方性エッチングにより選択的に除去する
工程と、 前記第１電極表面に誘電体膜を形成する工程と、 前記第１、２導電膜に挟まれた領域を含んで隣接メモリ
セルに共通の第２電極を形成する工程とを含むことを特
徴とするダイナミック型半導体記憶装置の製造方法。 - （１０）前記絶縁膜の形成工程は、 前記コンタクトホールを覆う絶縁膜を形成する工程と、 前記絶縁膜を異方性エッチングして、前記コンタクトホ
ール内側面のみに前記絶縁膜を残す工程とを含むことを
特徴とする請求項（９）記載のダイナミック型半導体記
憶装置の製造方法。 - （１１）第１、２電極を有するキャパシタと、ＭＯＳト
ランジスタを含むメモリセルを具備するダイナミック型
半導体記憶装置の製造方法であって、隣接する１対のメ
モリセルのそれぞれのＭＯＳトランジスタに接続された
第１導電膜を形成する工程と、 該第１導電膜をパターニングしてメモリセル毎に独立し
た第１電極の一部分を形成する工程と、該第１導電膜と
は異なる材料の層間膜で各該第１電極を覆う工程と、 該層間膜を選択的に除去して、各該第１電極に対するコ
ンタクトホールを形成する工程と、前記層間膜上及び該
コンタクトホール内を含んで第２導電膜を形成をする工
程と、 隣接メモリセルの一方の該第２導電膜で形成された第１
電極が、他方のメモリセルの前記第１導電膜で形成され
た第１電極にオーバーラップする様に該第２導電膜をパ
ターニングする工程と、前記層間膜を等方性エッチング
により選択的に除去する工程と、 前記第１電極表面に誘電体膜を形成する工程と、 前記第１、２導電膜に挟まれた領域を含んで隣接メモリ
セルに共通の第２電極を形成する工程とを含むことを特
徴とするダイナミック型半導体記憶装置の製造方法。 - （１２）前記第１導電膜、前記層間膜、前記コンタクト
ホール、及び前記第２導電膜の形成工程を複数回繰り返
したのち、前記層間膜の等方性エッチングを行うことを
特徴とする請求項（１１）記載のダイナミック型半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120878A JP2674085B2 (ja) | 1988-05-18 | 1988-05-18 | ダイナミック型半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120878A JP2674085B2 (ja) | 1988-05-18 | 1988-05-18 | ダイナミック型半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290256A true JPH01290256A (ja) | 1989-11-22 |
| JP2674085B2 JP2674085B2 (ja) | 1997-11-05 |
Family
ID=14797200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120878A Expired - Fee Related JP2674085B2 (ja) | 1988-05-18 | 1988-05-18 | ダイナミック型半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674085B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234465A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリおよびその製造方法 |
| JPH03151663A (ja) * | 1989-11-08 | 1991-06-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| FR2665982A1 (fr) * | 1990-08-14 | 1992-02-21 | Samsung Electronics Co Ltd | Dispositif de memoire a semi-conducteur a haut degre d'integration et procede de fabrication d'un tel dispositif. |
| JPH04147669A (ja) * | 1990-10-09 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-05-18 JP JP63120878A patent/JP2674085B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234465A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリおよびその製造方法 |
| JPH03151663A (ja) * | 1989-11-08 | 1991-06-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| FR2665982A1 (fr) * | 1990-08-14 | 1992-02-21 | Samsung Electronics Co Ltd | Dispositif de memoire a semi-conducteur a haut degre d'integration et procede de fabrication d'un tel dispositif. |
| JPH04147669A (ja) * | 1990-10-09 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674085B2 (ja) | 1997-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61183952A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS60231357A (ja) | 半導体記憶装置 | |
| JPH0294471A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH01243573A (ja) | 半導体記憶装置 | |
| JPS62286270A (ja) | 半導体メモリ装置 | |
| JPH03139882A (ja) | 半導体記憶装置の製造方法 | |
| JPS6156445A (ja) | 半導体装置 | |
| JPH01290256A (ja) | ダイナミック型半導体記憶装置及びその製造方法 | |
| JPH01175756A (ja) | 半導体装置およびその製造方法 | |
| JP2503661B2 (ja) | 半導体メモリ素子およびその製造方法 | |
| JPS60113460A (ja) | ダイナミックメモリ素子の製造方法 | |
| JPH0321062A (ja) | 半導体記憶装置 | |
| JPS60224260A (ja) | 半導体記憶装置 | |
| JPH0423467A (ja) | 半導体記憶装置の製造方法 | |
| JP2772375B2 (ja) | 半導体記憶装置 | |
| JPS6315749B2 (ja) | ||
| JPH073860B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS6156444A (ja) | 半導体装置 | |
| JP2721167B2 (ja) | 半導体記憶装置 | |
| JPS60261168A (ja) | メモリ素子の製造方法 | |
| JPH03148860A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JPS63197368A (ja) | 半導体装置とその製造方法 | |
| JPH01201940A (ja) | 半導体装置の電極配線形成方法 | |
| JPH0344068A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |