JPH0114738B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデータ伝送システムに関し、さらに具
体的には異なる信号源によつて供給される１つの
２進データ信号といくつかの副次的２進信号を１
つのパルス列に組合せ、種々のビツト率で同期も
しくは非同期モードの両データ信号を伝送するた
めの時分割多重化（マルチプレクス）方式に関す
る。本発明は同様に特に伝送線上にCCITT V24
インターフエイス中に与えられた２進交換回路の
状態を伝送するためのインターフエイス送信器中
の上記多重化方式の使用及び関連インターフエイ
ス受信器に関連する。 背景技法 時分割多重化技法は種々の信号源から供給され
る多数のデータ信号を１本の伝送路を介して送信
するために広く用いられている方法である。簡単
に説明すると、この方法は利用可能な時間を等長
の繰返しフレームに分割し、各フレームを多数の
時間スロツトに分割する。これ等の各々が１つの
データ源に割当てられ、単一ビツトもしくは１つ
の多重ビツト文字を使用されるマルチプレクサの
型に依存して送信する。与えられたフレーム内で
の種々の時間スロツトの位置を検出するために、
マルチプレクサはどこでフレームが開始するかを
決定する事が出来なくてはならない。従つて、最
初の時間スロツトは同期の目的に使用される。文
字単位型のマルチプレクサにおいては、最初の時
間のスロツトは常にデータの伝送が開始し得る前
に少なく共２つの連続したフレームの開始時に遠
隔マルチプレクサもしくはデマルチプレクサによ
つて受取られなくてはならないフレーム整列文字
と呼ばれる既知の基準文字を含む。ビツト単位型
のマルチプレクサにおいては、最初の時間スロツ
トがフレーム整列文字の異なるビツトを伝送する
ために使用され、データの伝送はフレーム整列文
字がデマルチプレクサによつて正確に受取られた
後に始めて開始され得る。 IBM2712マルチプレクサの如き比較的簡単な
マルチプレクサ、もしくはIBM3705マルチプレ
クサの如き複雑なものを実現するために使用され
る種々の時分割多重化方式及び装置はおびただし
い文献に説明されている。しかしながら、これ等
の従来方法及び装置のすべては、多重化されるべ
き信号に透明（トランスペアレント）である（即
ち含まれる信号の性質に無関係に動作する）マル
チプレクサの実現には適しているが、データ信号
及び副次的信号の如き異なる型の信号を単一の伝
送路を介して伝送するために組合せ得る比較的簡
単な装置の実現には適していない。これを実現す
るのが本発明の課題である。 データ信号及び副次的信号を転送する必要が遠
隔処理回路網において生じている。この様な回路
網においてマスタ（主局）・データ端末装置
（DTE）は遠隔のいくつかのレーブ（従局）
DTEと通信する。マスタDTEは、モデムと呼ば
れる回路終端装置（DCE）を介して、及び遠隔
のDCEと関連したDCEを介して、遠隔の各DTE
と通信する。“Comite Consultatif
International Te′le′graphique et
Te′le′phonique（CCITT）はその規格V24でDTE
とこれに関連するDCE間のインターフエイスを
定義している。このインターフエイスは２進デー
タ、制御及びタイミング信号の転送に必要とされ
る２進交換（interchange）回路を含んでいる。
DTEをDCEに接続するためには、これ等の16個
の２進信号を送信するために１ケーブル当り16本
の導体より成る16芯ケーブルが一般に使用され
る。ケーブルは制限された長さを有し、従つて２
つの装置間の距離がケーブルの最大長を超える時
にはマスタDTEを関連するDCEに接続するため
には専用の（特定の）モデムが使用されなければ
ならない。DTEが例えば100個のDCEに接続され
なければならない様なマルチプレクサである場合
には上記の16芯ケーブルが100本も必要とされ、
DTEの寸法はそれらのケーブルと物理的接続が
なされ得る如き大きさ、即ち16芯用のコネクタを
100個も設け得る大きさのものでなければならず、
他方大規模集積回路技法はDTE内の電子回路の
寸法のかなりの縮小を可能としている。従つて16
本もの芯線を持つケーブルの使用を必要としない
伝送路を介してV24インターフエイス信号を伝信
する手段を与える事が望まれる。かくて、データ
信号及び副次的信号の如き異なる型式の信号を単
一の伝送路を介して伝達する手段を与えること
が、前述のように要請される訳である。 フランス特許出願第78−29352号は１つの伝送
路を介して１つのパルス・シーケンスとして伝送
する様に第１及び第２のシーケンスを同時に符号
化する方法を開示している。第１のシーケンスは
DTEによつて与えられるデータより成り、第２
のシーケンスはDTEによつて供給される制御信
号の時分割多重化から生ずる。２進信号は対組に
され、各片方は夫々第１のシーケンス及び第２の
シーケンスに属する２進信号より成る。次いで各
対は次の如く符号化される。もし第１のシーケン
スからの２進信号が第１の論理レベルにある時は
この対は２極信号として符号化され、第２のシー
ケンスからの信号が第２の論理レベルにある時
は、２相信号として符号化される。 上記の方法は１本の伝送線を介してV24インタ
ーフエイスから信号を伝送するための送信器及び
受信器より成るインターフエイスを与えるのに使
用され得るが、その欠点は１つのビツト率以外で
はデータ信号を送信し得ない点にある。DTEは
通常いくつかのビツト率でデータを送信し得るの
で、送信及び受信器より成る上述のインターフエ
イスの１つは各ビツト率毎に与えられなければな
らず、ビツト率中の任意の変化を検出し、これに
伴なつて適当なインターフエイスを選択するため
の装置が必要とされる。 本発明の目的はデータ信号が同期もしくは非同
期モード、又は種々のビツト率で送信され得る様
に、データ信号及びいくつかの副次２進信号を１
つのパルス列に組合せるための時分割多重化方式
を与える事にある。 要約すると、本発明の多重化方式においては、
同期もしくは非同期モードのどれによつてデータ
伝送が遂行されるかに依存してデータ信号及びＮ
個の副次信号は同期フレーム及び非同期フレーム
と呼ばれる２つの異なるフレームを使用して互に
多重化される。非同期フレームは予定の値を有す
るフレーム整列ビツト、データ・ビツト及びＮ個
の副次信号に夫々関連するＮビツトより成る。同
期フレームは各々長さがl₁のｎ個のサブフレーム
に分割される。ここでｎは量Ｎ／（l₁―２）の次
に大きい整数である。長さl₁は式l₁＝LR／DRに
よつて定義され、ここでLRは多重化プロセスか
ら発生されるパルス列のための固定されたビツト
率であり、DRはデータ信号のためのビツト率で
ある。各サブフレームはその値がフレーム整列ビ
ツトのものの補数である同期ビツト、１個のデー
タ・ビツト及び副次信号に夫々関連する数個のビ
ツトを含む。さらに、最後のサブフレームはフレ
ーム整列ビツトを含む。同期もしくは非同期フレ
ーム内の各ビツトには１つの制御ビツトが関連
し、この制御ビツトはこれが同期ビツト及びフレ
ーム整列ビツトと関連する時には第１の予定の値
を有し、データ・ビツトもしくは副次信号に関連
する時には第２の（補数の）値を有する。すべて
のフレーム・ビツトは次いで関連する制御ビツト
と共に伝送路を介して同時に伝送される様に符号
化される。 本明細書はさらに、上述の方法を使用し、種々
のDTEがデータ、制御及びタイミング信号を交
換し得るインターフエイス送信器及びインターフ
エイス受信器を開示する。 第１図は互に離れており、夫々関連する２つの
DCE Ｌ及びDCE Ｒと記された１対のDCE及び
２つの伝送線１及び２を介して通信するDTE Ｌ
及びDTE Ｒと記された２つのDTE間の代表的
なデータ・リンクを示す。DCE Ｌ及びDCE Ｒ
は夫々DTE Ｌ及びDTE Ｒの近傍に存在する。
各DTEはCCITT規格V24中に定義された型のイ
ンターフエイスを介して関連するDCEと信号を
交換する。この規格はデータ回路を設定するた
め、DCEを初期設定するため、データを伝送す
るため、データ回路を解放するために、DTE及
び関連するDCE間で２進データ、制御信号及び
時間信号の転送に必要な２進交換回路はどんなも
のであるかを定義している。その交換回路は次の
２つの群に分割され得る。 第１群：DTEからDCEへ送信される信号を発生
するものであつて、例えば次の回路を含む送信
回路。 １ DTEによつて発生されたデータ信号をDCE
に送信するデータ送信（TD）回路 ２ DCEを送信モードにする制御信号を転送す
るための送信要求（RTS）回路 ３ DTEが動作準備にある事を示す制御信号を
転送するためのデータ端末準備完了（DTR）
回路 ４ DTEがデータ伝送を制御する時にタイミン
グ信号を転送するための送信器タイミング
（TT―DTE）回路 第２群：DCEからDTEに転送される信号を発生
するものであつて、例えば、次の回路を含む受
信回路。 １ DCEによつて受信されたデータ信号をDTE
に転送するためのデータ受信（RD）回路 ２ DCEが転送する準備状態にある事を示す制
御信号を転送するための送信準備完了（RFS）
回路 ３ DCEが動作準備状態にある事を示す制御信
号を転送するためのデータ・セツト準備完了
（DSR）回路 ４ DCEがデータの伝送を制御する時にタイミ
ング信号を転送するための送信器タイミング
（TT―DCE）回路 ５ 導入タイミング信号をDTEに転送するため
の受信器タイミング（RT）回路 本発明が応用を見出す状況について説明するた
めに、本発明に従うインターフエイス送信器及び
受信器を使用するデータ・リンクが第２図の例に
よつて示されている。第２図のデータ・リンクは
第１図のデータ・リンクのコンポーネントを含
み、その参照番号は不変であるが、DCE Ｌはも
はや関連するDTE Ｌ近くに存在しない点で異な
つている。DTE Ｌ及びDCE Ｌは互に１対の伝
送線５及び６によつて相互接続された１対のイン
ターフエイス・レピータ３及び４を介して互に通
信している。DTE ＬとのV24インターフエイス
中の送信回路によつて発生された信号は線５を介
して送信されるためにインターフエイス・レピー
タ３内に存在する送信器７によつて多重化され
る。インターフエイス・レピータ４内の受信器８
は線５を介して受取られる信号をデマルチプレク
スし、DCE ＬとのV24インターフエイス中の適
切なリンク回路に送られる信号を与える。インタ
ーフエイス・レピータ３及び４は透明（トランス
ペアレント）であり、DTE Ｌ及びＲは第１図の
リンク中の如く互に通信する。 次に本発明の多重化方法について説明する。こ
の方法は固定されたビツト率で伝送されるパルス
列を与えるために多数の副次２進信号と２進デー
タ信号を互に多重化する事を可能とするが、デー
タ信号は同期モード（タイミング信号有り）もし
くは非同期モード（タイミング信号無し）のいず
れの信号であつても伝送可能で、しかも種々の他
のビツト率で伝送され得る事を理解されたい。本
発明の方法は例えばインターフエイス・レピータ
の送信器中において使用され、副次信号はDTE
及びDCE間で交換される制御信号であるものと
仮定される。後者の送信器はCCITTによつて規
格化された次のビツト率でデータ信号を送信し得
る。 非同期送信モード；毎秒600及び1200ビツト
（bps）。 同期送信モード；600、1200、2400、4800、
9600、19200bps、及び3600、7200、14400bps。 多重化後の伝送線上の固定ビツト率はすべての
許容されているビツト率のすべてと両立可能でな
ければならない。この例では、本発明を使用した
装置の実施例を簡単化するために、14400bps及
び19200bpsの２倍の値の最小公倍数に等しい
115200bpsという固定ビツト率が選択された。許
容可能なビツト率は第３図に示された如く相次ぐ
割算によつて伝送線上のビツト率から誘導され
る。 任意の時分割多重化技法においては、固定され
たビツト率で送信される多重化ビツト列はフレー
ムと呼ばれる等長の相次ぐブロツクに分割され、
各フレームは次に時間スロツトに分けられ、時間
スロツトの各々に多重化されるべき信号の１つが
割当てられる。これ等の信号はフレームの繰返し
率でサンプルされ、各信号の１つのサンプルが対
応する時間スロツト中に置かれる。以下、互に多
重化されるべき信号は２進信号であり、サンプル
はビツトの形をなすので、各時間スロツトの持続
時間は１ビツト時間に等しいものとする。 本発明の方法においては、同期フレーム及び非
同期フレームと呼ばれるフレームの２つの型が定
義され、制御信号と互に多重化されるべきデータ
信号が同期モードで送信されるか非同期モードで
送信されるかに依存して選択的に使用される。 非同期フレームの長さは次の如く定義される。
送信線上のビツト率をLRbpsで表わし非同期フレ
ームの長さ（ビツトで表わされる）をl₀で表わす
ならば、データ信号中のすべてのビツトを送信す
るためには、フレーム繰返し率（LR／l₀フレー
ム／秒）はインターフエイス・レピータ中の送信
器が非同期モードでデータ信号を送信し得る最高
のビツト率に等しくなくてはならない。この例に
おいては、LR＝115200bpsであり、非同期モード
の最高のビツト率は1200bpsであるので、次の事
が成立つ。 115200／l₀＝1200 即ち l₀＝96ビツト 96ビツト長の非同期フレームは1200bpsで送信
される１つのデータ信号及び94個の制御信号を、
ビツトの１つをフレーム整列ビツトとして使用す
る事によつて互に多重化する事を可能とする。実
際には、94個の制御信号はめつたに送られる必要
はない。同様に、96ビツト長のフレームにおい
て、与えられた制御信号の２つの相次ぐサンプル
は96ビツトの持続時間に等しい時間間隔だけ分離
されなければならない。この時間間隔はDTE及
び関連するDCE間の信号の状態の転送を遅延せ
しめる。本発明の好ましい実施例においては、多
重化されるべき２進制御信号の数をＮで表わす
と、選択される非同期フレーム長はＮ＋２に等し
いか大きい96の約数（submultiple）となる。こ
の実施例において10個の制御信号が互に多重化さ
れ得ると仮定すると、選択される非同期フレーム
長は12ビツトに等しい。 12ビツト長非同期フレーム、即ち12個の時間ス
ロツトより成るフレームが第４図に示されてい
る。この非同期フレームの構造は次の通りであ
る。最初の時間スロツトは１つの如き予定の値を
有するフレーム整列ビツトによつて占有される。
第２の時間スロツトは１つのデータ・ビツトを含
み、次の10個のスロツトは、多重化されるべき10
個の制御信号Ｘ１―Ｘ１０の２進サンプルによつ
て夫々占有される。相次ぐフレーム中のデータ・
ビツトは115200／12＝9600のビツト率で送信さ
れ、他方規格化された非同期ビツト率は、上述の
如く、1200及び600bpsである。この事は単に
DTEと関連するDCE間のデータ信号の転送中に
冗長度を導入したにすぎず、以下簡単に説明され
る如く、DTE Ｌ及びDTE Ｒ間のデータの伝送
に影響を与えない。例えばDTE Ｌ及びDTE Ｒ
は1200bpsのビツト率においてデータを交換し、
１ビツトがDTE Ｌのデータ送信（TD）回路に
存在するものと仮定する。この１ビツトは１秒の
１／１２００の持続時間を有する時間スロツト中に存在
し、この間に本発明の装置によつて８回サンプル
され（9600／12＝８）、これによつて８個の１ビ
ツトが与えられ、これは８個の相次ぐフレームの
各々の第１のスロツトに入れられてDCE Ｌに転
送される。しかしながら、1200bpsにおいて動作
するDCE Ｌはこれ等８ビツトの１つを送信する
だけである。 通常の時分割多重化技術においては、各相次ぐ
フレームはデマルチプレクサによつて容易に検出
可能なビツトのユニークなパターンである所謂フ
レーム整列文字を含み、装置は種々の時間スロツ
トの位置を決定する事を可能ならしめている。本
発明の方法において、この事は上述の如く、予定
の値が割当てられる単一のフレーム整列ビツトに
よつて達成される。明らかに、フレーム中の他の
ビツトは同様にこの予定の値を占め得るので、デ
マルチプレクサはもし丁度上述されたのと同じフ
レームが使用されるならば、他のビツトからフレ
ーム整列ビツトを区別し得ない。フレーム整列ビ
ツトを認識し得る様にするために、フレーム・ビ
ツトと夫々関連づけた制御ビツトが発生される。
この例ではフレーム整列ビツトと関連する制御ビ
ツトは第１の予定の値例えば０を有し、データ・
ビツトと関連するすべての制御ビツト及び制御信
号に関連するビツトは補数の値（即ち１）を有す
る。フレーム・ビツトはＡと記されるデータ・チ
ヤンネルを及び制御ビツトはＢと記される他のチ
ヤンネルを定める。これ等のビツトは対に分けら
れ、各対はチヤンネルＡビツト及びこれに関連す
るチヤンネルＢビツトより成り、これ等の対の
各々は線５（第２図）を介して伝送されるために
符号化される。 本発明の好ましい実施例では、各対は次の如く
符号化される。 ・ 或る与えられたチヤンネル中のビツトが第１
の予定の値、例えば０を有する時は、対は２極
信号として符号化され、 ・ この或るチヤンネル中のビツトが上記第１の
値の補数の値（この例では１）を有する時はこ
の対は２相信号として符号化される。 以下の第表は例として対が符号化される方法
を示す。

【表】 ここでT1＝T2＝Ｔ／２ Ｔ＝１ビツト時間の持続時間 PP＝正のパルス NP＝負のパルス 次に第５図を参照して本発明に従う同期フレー
ムの構造を説明する。このフレームの長さは多重
化さるべきデータ信号のビツト率及び多重化さる
べき制御信号の数に依存する。フレームは１もし
くは２以上のサブフレームより成る。そのすべて
の長さは同一で、データ信号が送信されるビツト
率に依存し、フレーム中の最後の時間スロツトは
常にフレーム整列ビツトを含む。サブフレームの
数は制御信号の数に依存する。各サブフレームは
１つの同期ビツト、１つのデータ・ビツト及び多
数の制御信号のサンプルを含む。データ信号に関
連するビツト率（bps）をDRで表わすならば、
サブフレームの長さl₁は l₁＝LR／DR で表わされる。例えばビツト率を19200bpsとす
ると、長さは次の如くなる。 l₁＝115200／19200＝６ もし互に多重化さるべき制御信号の数をＮで表
わし、サブフレームは同期ビツト、データ・ビツ
ト及び制御信号のサンプルを含んでいる事が上述
の如くわかつているので１フレーム内のサブフレ
ームの数はＮ／（l₁―２）の次に大きい整数に等
しい。 上記の例でもしＮ＝10ならば、１つのフレーム
は３つのサブフレームより成る。この例に対応す
るフレームが第５図に示されている。すべてのサ
ブフレームにおいて、最初の時間スロツトは同期
ビツトを含みその値はフレーム整列ビツトの値の
補数である（この例では０）。第２の時間スロツ
トはデータ・ビツトを含む。同期ビツトは送信器
タイミング回路によつて発生され、データの伝送
を制御するタイミング信号によつて与えられる。
第１のサブフレームは“０”同期ビツト、デー
タ・ビツトＤ１、及び４つの制御信号Ｘ１―Ｘ４
のサンプルを含む。第２のサブフレームは“０”
同期ビツト、データ・ビツトＤ２、及び４つの他
の制御信号Ｘ５―Ｘ８のサンプルによつて成立
つ。第３且つ最後のサブフレームは“０”同期ビ
ツト、データ・ビツトＤ３、最後の２つの制御信
号Ｘ９―Ｘ１０のサンプル及び２つの“１”ビツ
トより成る。フレームの最後のスロツト中に含ま
れる１ビツトはフレーム整列ビツトであり、これ
に先行する“１”ビツトは制御信号Ｘ１―Ｘ１０
のすべてのサンプル信号がフレーム中に挿入され
ているので、空であつてもよい最後から２番目の
スロツトにおかれ得る詰め物ビツトである。 非同期フレームの場合の如く、制御ビツトが発
生される。その各々はフレーム・ビツトの１つと
関連し、フレーム整列ビツト、詰め物ビツト及び
同期ビツトに関連する制御ビツトは、“０”であ
り、残りのフレーム・ビツトに関連するすべての
制御ビツトは“１”ビツトである。これにより、
チヤンネルＢ（下側チヤンネル）に多重化制御ビ
ツトの“１”が立つている時間スロツトのチヤン
ネルＡ（上側チヤンネル）側にあるフレーム・ビ
ツトは、データ・ビツト及び副次信号ビツトであ
ることの区別を表示する。フレーム・ビツト及び
制御ビツトは非同期フレームの場合の如く夫々デ
ータ・チヤンネルＡ及びＢより成り、関連するビ
ツトの対は上述の如く符号化される。 第５図は同様にビツト率14400bps、9600bps及
び7200bpsに対応する同期フレームの例を示す。
14400bpsのビツト率の場合は、１フレームは各
８ビツトの２個のサブフレームより成り、第２の
サブフレームは詰め物ビツトを含む。9600bpsの
ビツト率の場合は、１フレームは各12ビツトの２
つのサブフレームより成り、第２のサブフレーム
は９個の詰め物ビツトを含む。7200bpsのビツト
率の場合は、フレームは16ビツトより成る単一の
サブフレームより成り、そのうち３つが詰め物ビ
ツトである。 第６図は本発明に従うインターフエイス送信器
のブロツク図である。これは例えば、インターフ
エイス・レピータ中に使用される場合の第２図の
送信器７であるものと仮定する。この送信器は次
の４つの機能ユニツトより成る。タイミング信号
発生器１１、マルチプレクサ１２及び符号（化）
器１３（後に第７，９及び１０図を参照して説明
される）並びに通常のものであり従つて詳細には
説明されない平衡線駆動器１４。マルチプレクサ
１２はDTE Ｌ（第２図）から種々の交換回路に
よつて供給される制御信号を受取り、送信データ
回路によつて与えられる送信すべきデータを受取
る。Ｘ１―Ｘ１０と指定された10個の制御信号が
存在するものと仮定される。これ等の制御信号は
総合的に15で示された10個の制御線を介して並列
にマルチプレクサ１２に供給され、送信さるべき
データはEDと記された線を介してマルチプレク
サ１２に送られる。マルチプレクサ１２は夫々線
２０及び２１を介して符号器１３に印加されるデ
ータ・チヤンネルＡ及びＢを発生する。符号器１
３は同様に線１９上に存在するタイミング信号を
受取る。符号器１３からの出力は増幅器１４によ
つて増幅され例では２本より線である線５（第２
図）を介して送信される。同期伝送モードにおい
ては、発生器１１はTT―DTEと記された線を介
してDTE Ｌによつて供給されるタイミング信号
を受取る。非同期モードにおいては、タイミング
信号は発生器１によつて受取られない。 第７図はタイミング信号発生器１１の例示的実
施例を示している。このユニツトは伝送線、LR
を介してＭ×ビツト率に等しい率のパルスを発生
するパイロツト発生器２２を含む。ここでＭは正
の整数である。LR＝115200bpsでは、例えばＭ＝
32が選択され、この場合パルスは3.6864MHzの率
において発生器２２によつて発生される。発生器
の出力はANDゲート２３の１入力に接続される。
ANDゲート２３はその他の入力線がTT―DTE
線に接続されている。ANDゲート２３の出力は
２進カウンタ２４の計数(C)入力に接続されてい
る。カウンタ２４のリセツト入力（Ｒ）はTT―
DTE線に接続され、この出力はORゲート２５の
２入力の１つに接続されている。カウンタ２４は
モジユロＭカウンタであり、Ｍ個のパルスがその
Ｃ入力に印加された時に１個の出力パルスを発生
するものである。カウンタはＲ入力に供給される
信号の前縁でリセツトされて、この信号が低位レ
ベルにある限りこの状態に残される。発生器２２
の出力は同様にANDゲート２６の１入力に接続
されている。ANDゲート２６の他の入力は反転
器２７の出力に接続されている。反転器２７の入
力はTT―DTE線に接続されている。ANDゲー
ト２６の出力は２進カウンタ２８の計数(C)入力に
接続され、カウンタ２８のリセツト（Ｒ）入力は
反転器２７の出力に接続されており、出力はOR
ゲート２５の上記の他の入力に接続されている。
カウンタ２８はカウンタ２４と同一であり、Ｍ個
のパルスがそのＣ入力に印加される時に出力パル
スを与える。ORゲート２５はCPと記された信号
を生じこれは線１９を経てマルチプレクサ１２及
び符号器１３（第６図）に供給される。ORゲー
ト２５の出力はＤ型フリツプ―フロツプ２９のク
ロツク（CL）入力に供給される。フリツプ―フ
ロツプ２９のＤ入力はTT―DTE線に接続されて
いる。フリツプ―フロツプ２９の真出力は他のＤ
型フリツプ―フロツプ３０のＤ入力及び２入力
ANDゲート３１の入力の１つに接続されている。
フリツプ―フロツプ３０はそのCL入力がORゲー
ト２５の出力に接続されており、図中三角形で示
される補数出力がANDゲート３１の他の入力に
接続されている。ANDゲート３１はSYNC２と
記された信号を生じ、線１７を介してマルチプレ
クサ１２の入力に印加される（第６図）。フリツ
プ―フロツプ２９の補数出力はANDゲート３２
の入力に接続されており、ANDゲート３２の他
の入力はTT―DTE線に接続されている。AND
ゲート３２は線１６（第６図）を経てマルチプレ
クサ１２の入力に印加されるSYNC１と記された
信号を生ずる。ANDゲート３１の出力はＤ型フ
リツプ―フロツプ３３のクロツク（CL）入力に
接続され、そのＤ入力はTT―DTE線に接続され
ている。フリツプ―フロツプ３３の真の出力は線
１８を介してマルチプレクサ１２に印加される
SYNC３と記された信号を生ずる。Ｄ型フリツプ
―フロツプの真の出力は、クロツク（CL）入力
に印加される信号の立上がり時においてＤ入力に
印加された信号の状態を占める。従つて、CL入
力に印加される信号が高レベルもしくは低レベル
にある間にＤ入力に印加される信号の状態の変化
は真の出力の状態に何等影響を与えない。 第７図の装置の動作について、タイミング信号
発生器の種々の点において得られる波形を示した
第８図を参照して簡単に説明する。非同期モード
においては低位レベルに保持されたTT―DTE線
上には信号は存在せず、従つてANDゲート２３
の出力は低位レベルに残され、カウンタ２４はパ
ルスを発生しない。反転器２７の出力は高レベル
にあり、発生器２２によつて発生されたパルスは
ANDゲート２６を介してカウンタ２８のＣ入力
に印加される。カウンタ２８はCP信号を発生す
る。SYNC１、SYNC２及びSYNC３信号は低レ
ベルに保持される。同期モードにおいてはDTE
Ｌは第８図に示された如き、ビツト率に対応する
率においてTT―DTE線上にパルスを送る。TT
―DTE線上の信号が高い時にはいつでも、発生
器２２によつて発生されたパルスはカウンタ２４
に供給され、カウンタ２４がCP信号を与え、上
記パルスのカウンタ２８への印加はANDゲート
２６に至る反転器２７によつて供給される低レベ
ル信号によつて禁止される。TT―DTE線上の信
号が低レベルにある時にはいつでも、発振器２２
によつて発生されるパルスはANDゲート２６を
介してカウンタ２８に送られ、カウンタ２８は
CP信号を発生し、他方そのカウンタ２４への印
加が禁止される。SYNC１、SYNC２及びSYNC
３の波形は第８図に示されている。 次に第９図を参照するに、第６図のマルチプレ
クサ１２の例示的実施例が示されている。マルチ
プレクサ１２は直列もしくは並列的にロードされ
得る11個の段より成る市販のシフト・レジスタ４
０を含む。これ等の各々は１ビツトを記憶し得
る。最下位の段の入力は線４１に接続されてい
る。残りの段の入力は夫々10本の制御線１５（第
６図）に接続されている。最上位の段はSR１と
記された出力を有し、ANDゲート４２の３入力
の１つに接続されている。残りの10個の段は夫々
ORゲート４３の入力に接続されている。ED線
（第６図）はANDゲート４４の１入力に接続さ
れ、ANDゲート４４の他の入力は線１７に接続
されている。ED線はさらにANDゲート４５の１
つの入力に接続されている。ゲート４２，４４及
び４５の出力はORゲート４６の入力に接続され
ており、ORゲート４６の出力はANDゲート４７
の２入力の１つに接続され、その出力は線２０
（第６図）に接続されている。ORゲート４３の
出力は反転器４８を介してANDゲート４６の１
入力に接続されており、ANDゲート４６の他の
入力はSR１出力に接続されている他の入力を有
する。ANDゲート４９の出力はORゲート５０の
１入力に接続されている。ORゲート５０はその
他の入力が線１６に接続されており、その出力が
反転器５１を介して線２１（第６図）に接続され
ている。ORゲート４３の出力はORゲート５２
の１入力に接続されており、ORゲート５２の他
の入力はSR１出力に接続されている。ORゲート
５２の出力はANDゲート４２の１入力に接続さ
れ、又反転器５３の入力に接続されている。反転
器５３の出力はANDゲート４５の他の入力に接
続されている。線１７は同様に反転器５４を介し
てANDゲート４２の１入力に接続されている。
線１６は同様に反転器５５を経てANDゲート４
７の他の入力及びANDゲート５６の１入力に接
続されている。ANDゲート５６の他の２つの入
力は夫々線１８（第６図）及び反転器４８の出力
に接続されている。ANDゲート５６の出力はOR
ゲート５７の２入力の１つに接続されており、
ORゲート５７の出力はシフト・レジスタ４０の
ロード入力に接続されている。線１８はさらに反
転器５８を介してANDゲート５９の１入力に接
続されている。反転器５３の出力はORゲート５
７の他の入力に接続されている。線１６及び１７
はORゲート６５の入力に接続されており、OR
ゲート６５の出力は反転器６０を介してANDゲ
ート６１の１入力に接続されている。ANDゲー
ト６１の他の２入力は夫々線１８及びORゲート
４３の出力に接続されている。反転器６０の出力
は同様にANDゲート６２の１入力に同様に接続
されている。ANDゲート６１及び６２の出力は
ORゲート６３の入力に接続されており、ORゲ
ート６３の出力はシフト・レジスタ４０のシフト
入力に接続されている。クロツク（CL）及び直
列入力（SER）として示されたシフト・レジス
タ４０の入力は夫々線１９（第６図）及び線６４
に接続されている。 シフト・レジスタ４０の内容はもし高レベルが
シフト入力にあるならば、そのクロツク入力に印
加される信号の前縁において上方に１段だけシフ
トされている。レジスタの内容がシフトされる
時、そのSER入力に存在する信号はその最低段
にロードされる。線１５及び４１上の信号はもし
高レベルがロード入力に存在すればそのクロツク
入力に印加される信号の前縁においてシフト・レ
ジスタにロードされる。 第９図に示されたマルチプレクサの非同期モー
ドの動作について第９図及び第４図を参照して説
明する。以下の説明では、“１”ビツトが高レベ
ルに対応し、“０”ビツトが低レベルに対応する
ものと仮定される。上述の如くSYNC１、SYNC
２、SYNC３信号は低レベルに保持され、これに
よりANDゲート４２、４４及び６１の出力は低
レベルに残されている。 先ずシフト・レジスタ４０の最上段が１ビツト
を含み、すべての他の段は０ビツトを含むものと
する。ORゲート４３の出力は低レベルにあり、
ORゲート５２の出力は高レベルにあり、シフ
ト・レジスタ４０のSR１出力に存在し得る１ビ
ツトはゲート４２，４６及び４７を介してチヤン
ネルＡ出力線２０に供給される。ANDゲート４
９の出力は高レベルにあり、反転器５１はチヤン
ネルＢ出力線２１上に印加される０ビツトを生ず
る。ORゲート５２の出力の高レベルはゲート６
２及び６３を介してレジスタ４０のシフト入力に
印加される。CP信号の最初の前縁で、シフト・
レジスタ４０の内容は上方にシフトされ、これに
続いてレジスタは０ビツトのみを含む。 反転器５３の出力は高レベルにあり、ED線上
に存在するデータ・ビツトＤ１がゲート４５，４
６及び４７を経てＡ出力線２０上に印加される。
シフト・レジスタ４０のSR１出力は低位レベル
のANDゲート４９の出力を保持し、反転器シ５
１はチヤンネルＢの出力線２１上に“１”ビツト
を生ずる。反転器５３の高出力はシフト・レジス
タ４０のロード入力にゲート５９及び５７を介し
て印加される。CP信号の第２の前縁において、
図示されたる如く線１５上に得られる制御信号Ｘ
１―Ｘ１０のサンプル及び線４１上に送られた
“１”ビツトがシフト・レジスタ４０にロードさ
れる。ORゲート４３及び５２の出力が高く進
み、ANDゲート４５の出力は低くなり、SR１の
出力上に得られる信号Ｘ１のサンプルがゲート４
２，４６及び４７を経て出力線２０上に送られ
る。ORゲート４３の高い出力は反転器４８によ
つて反転され、ANDゲート４９の出力は低位レ
ベルにあり、反転器５１は出力線２１に印加され
る“１”ビツトを発生する。反転器５３の低出力
はシフト・レジスタのロード入力に保持され、反
転器５１は出力線２１上に印加される１ビツトを
生ずる。反転器５３の低出力はシフト・レジスタ
４０のロード入力を低レベルに保持し、ビツトが
並列にレジスタにロードされる事はない。ORゲ
ート５２の高出力はゲート６２及び６３を経てレ
ジスタ４０のシフト入力に送られる。CP信号の
第３の前縁において、レジスタ４０の内容は上方
に１段シフトされ、線６４を経てSER入力に印
加される“０”ビツトがレジスタ４０の最下位の
段にロードされる。信号Ｘ２のサンプルがSR１
出力上に利用可能となり、ゲート４２，４６及び
４７を介して出力線２０上に送られ、１ビツト
は、図示された如く出力線２１上に送られる。レ
ジスタ４０内のシフト・プロセスは信号Ｘ１０の
サンプルが出力線２０上に送られる迄、即ちレジ
スタ４０の最下位段へ最初にロードされた“１”
ビツトが最上位段に転送され、他の段の各々が
“０”ビツトを含む迄同様に継続される。ORゲ
ート４３及びANDゲート４９の出力は共に低く、
反転器５１の出力は出力線２１上に送られる
“０”ビツトを生ずる。CP信号の次の前縁はシフ
ト・レジスタ４０の内容を上方にシフトし、この
結果レジスタは“０”ビツトのみを含む等々にな
る。 第９図のマルチプレクサの同期モードの動作に
ついて第９図及び第５図を参照して説明する。例
えばデータ率が19.2KbpsでSYNC１、SYNC２
及びSYNC３信号は最初は低レベルにあり、シフ
ト・レジスタ４０のすべての段は“０”ビツトを
含むものとする。反転器５３の出力は高レベルに
あり、レジスタ４０のロード入力は同様に高い。
CP信号の最初の上昇縁において、線１５上の信
号Ｘ１―Ｘ１０のサンプル及び線４１上の“１”
ビツトがレジスタ４０にロードされ、線１６の
SYNC１信号が高くなる。この高レベルは反転器
５５によつて反転され、ANDゲート４７は“０”
ビツトを生じ、これはフレーム整列ビツトとして
出力線２０に送られる。同じ高レベルは同様に反
転器５１によつて反転され、線２１を介して送ら
れる。“０”ビツトを生ずる。反転器５３の出力
は低レベルになり、ゲート５９及び５７を介して
ロード入力を低レベルに進ましめる。線１６上の
高レベルは反転器６０によつて反転されゲート６
１，６２及び出力及びレジスタ４０のシフト入力
を低レベルに保持する。CP信号の第２の前縁に
おいて、線１６上のSYNC１信号は低くなり、線
１７及び１８上のSYNC３信号が高くなる。線１
７上の高レベルは反転器５４によつて反転され、
ANDゲート４２の出力は低くなり、ED線上の第
１のデータ・ビツトＤ１はゲート４４，４６及び
４７を通して出力線２０上に送られる。ORゲー
ト４３の出力は高レベルにあり、これは反転器４
８によつて反転され、反転器５１は出力線２１を
介して送られる“１”ビツトを生ずる。線１７上
の高レベルは反転器６０によつて反転されて、ゲ
ート６１，６２及び６３の出力のみならずレジス
タ４０のシフト入力を低レベルに保持する。 CP信号の第３の前縁時に、線１７のSYNC２
信号は低く進む。ORゲート５２の高出力及び線
１７上の低レベルはSR１出力に利用可能な信号
Ｘ１のサンプルをゲート４２，４６及び４７を介
して出力線２０上に転送せしめる。ORゲート４
３の出力は高レベルにあり、反転器４８で反転さ
れ、反転器５１は出力線２１上に送られる“１”
ビツトを生ずる。ORゲート４３の出力及び
SYNC３信号は共に高レベルにあり、SYNC１及
びSYNC２信号は共に低レベルにあるので、
ANDゲート６１は高レベルをORゲート６３を介
してレジスタ４０のシフト入力に印加する。CP
信号の第４の前縁において、レジスタ４０の内容
は上方にシフトされ“０”ビツトがその最下位の
段にロードされる。SR１出力において得られる
信号Ｘ２のサンプルは線２０を介して送信され
“１”ビツトが線２１を介して送られる。レジス
タ４０のシフト入力は高レベルに保持されてい
る。信号Ｘ３及びＸ４のサンプルが相次いで同様
に出力線２０上に送られる。 CP信号の第７番目の前縁で、シフト・レジス
タの内容は上方にシフトされ、SYNC１信号は高
レベルに進み反転器５５及び５１によつて反転さ
れ、“０”ビツトが出力線２０及び２１上に送ら
れる。高いSYNC１信号は同様に低レベルをレジ
スタ４０のシフト入力に供給せしめる。CP信号
の第８の前縁において、SYNC１信号は低レベル
に進み、SYNC２信号は高く進み、ED線上に利
用可能なデータ・ビツトＤ２は出力線２０を介し
て送られ、他方“１”ビツトが出力線２１上に送
られる。レジスタ４０のシフト入力は低レベルに
保持される。CP信号の第９の前縁において、
SYNC２信号は低くなり、SR１出力に得られる
信号Ｘ５のサンプルは出力線２０上に送られ、他
方“１”ビツトは線２１上に送られた。信号Ｘ６
―Ｘ１０のサンプルは図に示され、上述された如
き順序で線２０上に送られる。 CP信号の第17番目の前縁において、シフト・
レジスタ４０の最下位段に最初にロードされた
“１”ビツトはその最上位の段にあり、レジスタ
のすべての他の段は“０”ビツトを含み、SYNC
１及びSYNC２信号は共に低レベルにあり、
SYNC３は高レベルにある。この“１”ビツトは
SR１出力において利用可能であり、出力線２０
を介して送られる。ゲート４３及び４９の出力は
夫々低及び高レベルにあり、反転器５１は出力線
２１を介して送られる“０”ビツトを生ずる。低
レベル・シフト・レジスタ４０のシフト入力に印
加される。CP信号の第18番目の前縁において
“１”ビツト及び“０”ビツトは再び夫々出力線
２０及び２１上に送られる。CP信号の第19番目
の前縁で、SYNC１信号は高くなり、線２０及び
２１を介して“０”ビツトを送信せしめる。
SYNC１及びSYNC２信号は反転器４８の出力は
すべて高レベルにあるのでANDゲート５６はOR
ゲート５７を通してシフト・レジスタ４０のロー
ド入力に印加され、ANDゲート５６は高レベル
をORゲート５７を介してシフト・レジスタ４０
のロード入力に印加する。CP信号の第20番目の
前縁において、信号Ｘ１―Ｘ１０の新しいサンプ
ル及び線４１上の存在する“１”ビツトはレジス
タ４０へロードされ、次のフレームが上述の如く
形成される。 第１０図をここで参照するに、第６図の符号器
１３の例示的実施例が示されている。この実施例
は２つの論理回路７０及び７１並びにアナログ符
号器７２を含む。論理回路７０はチヤンネルＡ２
進信号（以下Ａ信号と呼ぶ）、チヤンネルB2進信
号（以下Ｂ信号と呼ぶ）及びCPタイミング信号
を線２０，２１及び１９を介して受取る。論理回
路７０はＡ、Ｂ及びCP信号から次の論理式に従
つてＵ、Ｖ、Ｗ信号を誘導する。 Ｕ＝Ａ CP＋Ｂ (1) Ｖ＝Ｂ CP＋AB (2) Ｗ＝＋Ａ (3) 論理回路７０は通常１組の論理ゲートより成
る。式(1)乃至(3)は直接論理回路７０のための真理
表である上述の第表から誘導される。次の事に
注意されたい。 ・ CP信号及びその反転信号は夫々ビツト時
間に対応する時間スロツトの最初の半分T1及
び第２の半分中に論理値“１”を有する。 ・ Ｕ，Ｖ及びＷ信号は符号化された信号を表わ
し、これ等が論理１値を有する時は夫々正のパ
ルス（PP）及び負のパルス（NP）及び無パル
ス条件（０）に対応する。 これ等のＵ，Ｖ，Ｗ信号は次の論理式に従いＹ
及びＺ論理信号を誘導する論理回路７１に印加さ
れる。 Ｙ＝Ｕ＋Ｗ (4) Ｚ＝Ｕ (5) 論理回路７１は通常論理ゲートの組より成る。 Ｙ及びＺ論理信号はアナログ符号器７２の入力
７３及び７４に印加される。入力７３は電圧＋Ｖ
を供給するDC電圧源に接続された他の端を有す
る抵抗器７５の一端に接続されている。入力７３
は同様に抵抗器７６の一端に接続され、抵抗器７
６の他端は演算増幅器７７の反転入力に接続され
ている。入力７４は抵抗器７８の一端に接続され
ており、その他の端は電圧＋Ｖに接続されてい
る。入力７４は同様に抵抗器７９の一端に接続さ
れており、抵抗器７９の他端は増幅器７７の反転
入力に接続されている。この入力は同様に抵抗器
８０の１端に接続されており、抵抗器８０の他端
は電圧―Ｖを受取る。増幅器７７の出力は抵抗器
８１を介してその反転入力に接続されている。増
幅器７７の非反転入力は接地されている。すべて
の抵抗器は同一値Ｒを有する。アナログ解読器は
正のパルス（PP）、負のパルス（NP）もしくは
非パルス（０）を次の第表に従つて与える。

【表】 増幅器７７からの出力は線間増幅器１４に供給
される。 明瞭にするため、符号器１３（第１０図）には
２つの別個の論理回路７０及び７１が与えられて
いる。しかしながら実際にはこれ等の２つの論理
回路は１つの単一回路に組合され得る。 第１１図は第１０図の符号器１３の種々の点に
おいて得られる波形を示す。 第１２図をここで参照するに、本発明に従うイ
ンターフエイス受信器のブロツク図が示されてい
る。図示されている受信器は第８図の受信器８で
ある。この受信器は次の機能ユニツトを含む。通
常の市販の素子であり以下詳細には説明されない
平衡線間駆動装置９０、第１３図、第１４図、第
１７図及び第１８図に関して説明されるアナログ
受信器９１、タイミング信号発生器９２、解読器
９３及びデマルチプレクサ９４。線５を介して受
信された信号は駆動器９０によつて増幅され、線
９５及び７６を介してアナログ受信器９１に供給
され、受信器９１は以下説明されるＳ１及びＳ２
と記された２つの信号を解読器９３に印加する。
解読器９３はチヤンネルＡ及びＢ信号を生ずる。
これ等は夫々線９８及び９９を介してデマルチプ
レクサ９４に印加され、デマルチプレクサ９４は
集約的に100で示された10本の線及び線１０１を
介して夫々DCE Ｌ（第２図）に印加される制御
信号Ｘ１―Ｘ１０のサンプル及び受信データを誘
導する。タイミング信号発信器９２は解読器９３
から線１０２を介して（S1＋S2）信号を受信し、
以下定義される種々のタイミング信号を線１０２
―１０９を経て解読器９３、デマルチプレクサ９
４及びDCE Ｌに供給する。 第１３図を参照するに、アナログ受信器９１の
例示実施例が示されている。線５を介して受取ら
れ及び駆動器９０によつて増幅された信号は線９
５及び減結合コンデンサＣを介して半波整流器
REC１及び反転器INVに印加される。反転器
INVの出力は半波整流器REC２に供給される。
SMと記された回路は整流器REC１及びREC２の
出力を加算し、全波整流された信号を低域フイル
タLPFに印加する。LPFの出力は抵抗器RAを介
して矩形波発生器SQ１に印加されるDC基準レベ
ルを決定する。同様にSM回路の出力は抵抗器
RBを介して矩形波発生器SQ１に印加され、比
RA／RBの値はアナログ受信器の弁別レベル、
即ち閾値を定義する。矩形波発生器SQ１の出力
は論理反転器Ｉ１によつて反転された後、２つの
ANDゲートＡ１及びＡ２の各々の１入力に印加
される。ANDゲートＡ１の他方の入力は論理反
転器Ｉ２を介して矩形波発生器SQ２の出力に印
加され、ANDゲート４２の他の入力は論理反転
器Ｉ３を介して方形波発生器SQ３の出力に接続
されている。方形波発生器SQ２及びSQ３の入力
は整流器REC２及びREC１の出力に夫々接続さ
れている。ANDゲートＡ１は線９６上に線５上
に受取られる信号が高レベルにある時に高レベル
にある２進信号Ｓ１を与え、ANDゲートＡ２は
線５上に受取られる信号が低レベルにある時に高
レベルにある２進信号Ｓ２を与える。従つてアナ
ログ受取器９１は弁別閾値に相対的な受信信号の
レベルを示す。 第１４図を参照する時に、タイミング信号発生
器９２の例示的実施例が示されている。この発生
器はＭに伝送線上のビツト率を掛けたビツト率の
パルスを発生するパイロツト発振器１１０を含
む。発振器１１０の出力は２進カウンタ１１１の
計数(C)入力に接続されており、カウンタ１１１は
その入力にＭ個のパルスが印加される各度に線１
０３上に１個の出力パルスを生じ、そのＣ入力に
Ｍ／２個のパルスが印加される各度に線１０４上
に１個の出力パルスを生ずる。線１０３及び１０
４上に存在する信号は夫々RCP及び２RCPと記
されている。RCP及び2RCP信号はANDゲート
１１２の入力に印加され、その出力はＤ型フリツ
プ―フロツプ１１３のクロツク（CL）入力に接
続されている。フリツプ―フロツプ１１３のＤ入
力は反転器１１４を介して線１０２（第１２図）
に接続され、そのリセツト（Ｒ）入力は同様に線
１０２に接続されている。反転器１１４及び
ANDゲート１１２の出力は夫々Ｄ型フリツプ―
フロツプ１１５のＤ及びCL入力に接続されてい
る。フリツプ―フロツプ１１５の真の出力は線１
０５（第１２図）を介して送られるSYNC FRと
記されている信号を生ずる。線１０５はANDゲ
ート１１６の１入力に接続されている。ANDゲ
ート１１６はその他の入力が線１０２に接続され
ており線１０６（第１２図）上にLECTと記され
た信号を生ずる。RCP信号は反転器１１７を介
してANDゲート１１８の１入力に印加され、そ
の他の入力は線１０４に接続されており、その出
力はＤ型フリツプ―フロツプ１１９のCL入力に
接続されている。フリツプ―フロツプ１１９の真
の出力はと記された信号を発生し、これは
線１０７（第１２図）を介して送られる。フリツ
プ―フロツプ１１９の補数出力はＤ型フリツプ―
フロツプ１２０のＤ入力に接続され、そのCL入
力はANDゲート１１２の出力に接続され、その
真の出力はSYNC CPの信号を生じ、線１０８
（第１２図）上に送られる。フリツプ―フロツプ
１２０の真の出力は同様にORゲート１２１の１
入力に接続され、その他の入力は線１０６に、そ
の出力はＤ型フリツプ―フロツプ１２２のＤ入力
に接続されている。フリツプ―フロツプ１２２は
ANDゲート１１２の出力にそのCLが接続されて
おり、その真の出力が線１０９（第１２図）に接
続されている。 次に第１４図の装置の動作について第Ｉ表並び
に装置の種々の点において得られる波形を示した
第１５図及び第１６図を参照して説明する。
RCP信号は時間スロツト即ちビツト時間の持続
時間を定義し、ビツト時間の前半中は低く、後半
中は高い。ビツト時間の第１及び第２の半分の中
心は2RCP信号の前縁によつて決定される。（S1
＋S2）信号はＳ１及びＳ２信号をORする事によ
つて得られる。 RCP信号はフレーム整列ビツト及び詰め物ビ
ツトによつて同期される。上述の如く、フレーム
整列ビツト及び詰め物ビツトはチヤンネルＡの
“１”ビツト及びチヤンネルＢ中の“０”ビツト
の存在によつて特徴付けられる。 再び第４図を参照するに、チヤンネルＢ中の制
御ビツトは詰め物ビツトもしくはフレーム整列ビ
ツトと関連する時にだけ“０”ビツトである事に
注意されたい。第表に示されている如く、チヤ
ンネルＢ中の“０”ビツトはビツト時間の後半中
無パルス条件として符号化されている。その中心
はRCP信号が高い時に生ずる2RCP信号の前縁に
よつて決定される。この様な前縁は以下Ｔ２で示
される。 非同期モードの動作（第１５図）中、カウンタ
１１１はRCP及び2RCP信号を与え、導入信号の
高レベル及び低レベルを夫々表わすＳ１及びＳ２
信号は第１４図に示された如き種々の値を占め
る。導入信号中にパルスが存在しない時（S1＋
S2）信号は低レベルにあり、この信号はフリツ
プ―フロツプ１１３及び１１５のＤ入力に印加さ
れる。時刻Ｔ２において、ANDゲート１１２の
出力が高く進み、フリツプ―フロツプ１１３の補
数出力は低くなり、これによつてカウンタ１１１
をリセツトし、フリツプ―フロツプ１１５の出力
のSYNC FR信号が高くなる。（S1＋S2）信号が
再び高く進む時、フリツプ―フロツプ１１３は０
にリセツトされ、カウンタ１１１のＲ入力は高く
なり、カウンタ１１１は発振器１１０によつて与
えられるパルスの計数を開始し、RCP及び2RCP
信号パルスを供給する。次の時刻Ｔ２において、
SYNC FR信号はフリツプ−フロツプ１１５がト
グルするに要する極めて短い遅延の後に低くな
り、（S1＋S2）信号が高くSYNC FR信号が依然
高いので、フリツプ―フロツプ１２２がREV
CL信号を生ずる。LECT信号は図に示された形
を占め、SYNC CP信号は低レベルに保持され
る。データは非同期モードにおいて転送される
が、発生器９２によつて供給されるRCV CL信
号はDCE Ｌもしくは同期の目的のために任意の
他の装置によつて使用され得る正規の率のパルス
を生ずる事に注意されたい。 次に第１４図の装置の同期モード（第１６図）
の動作について説明する。上述の如く、同期ビツ
トはチヤンネルＡ及びＢの各々中の“０”ビツト
の存在によつて特徴付けられる。第表が示す如
く、チヤンネルＡ及びＢ中に同時に存在する
“０”ビツトは全ビツト時間中、無パルス条件と
して符号化される。これは符号化信号がビツト時
間の前半中にパルスがない事を示す唯一の場合で
ある。従つて、ビツト時間の前半中に無パルス条
件が検出される時は同期ビツトが検出された事に
なる。この前半の中心はRCP信号が低い時に生
ずる2RCP信号の前縁によつて定義される。この
前縁は以下T1として記される。第５図に示され
た如く、同期ビツトはフレーム整列ビツトに近い
か、フレーム内で弧立している。第１６図の上方
部分は同期ビツトがフレーム内で弧立化している
場合にタイミング発生器９２の種々の点で得られ
る波形を示す。カウンタ１１１はRCP及び2RCP
信号を与え、Ｓ１及びＳ２信号は図示された如く
異なる値を占める。受信信号中にパルスが存在し
ない時に（S1＋S2）信号が低くなる。最初の時
間Ｔ１において、フリツプ―フロツプ１１９の補
数出力が高くなる。時間Ｔ２に、RCP信号が高
くなり、ANDゲート１１２の出力は高くなり、
これによつてカウンタ１１１がリセツトされ、
SYNC CP信号が高くなる。（S1＋S2）信号が高
くなる時、高レベルがカウンタ１１１のＲ入力に
供給され、カウンタ１１１は発振器１１０によつ
て発生されたパルスのカウントを回復する。次の
時間Ｔ１において、フリツプ―フロツプ１１９の
補数出力が低くなる。次の時刻Ｔ２において、
SYNC CP信号が高くなり、フリツプ―フロツプ
１２２はRCV CL信号パルスを生ずる。同様に
フリツプ―フロツプ１２０がトグルし（状態をか
え）、SYNC CP信号はこのフリツプ―フロツプ
１２０がトグルするさいに必要とされる時間だけ
わずかに遅延して低くなる。SYNC FR及び
LEG信号は低レベルに保持される。 第１６図の下方は同期ビツトが詰め物ビツト及
びフレーム整列ビツトに続く時の発生器９２の
種々の点において得られる波形を示す。カウンタ
１１１は詰め物ビツトが生じた時に先ずリセツト
され、フレーム整列ビツトが生ずる時に２度目に
リセツトされ、同期ビツトが存在する限り、この
状態に残される。発生器９２によつて発生される
波形が第１６図に示されている。RCV CL信号
パルスは線１０９を経てDCE Ｌに送信器タイミ
ング・パルスとして供給される。 ここで第１７図を参照するに、第１２図の解読
器９３の例示的実施例が示されている。発生器９
２からの線１０３は反転器１３０を介してAND
ゲート１３１の１入力に接続されている。AND
ゲート１３１の他の入力は線１０４に接続されて
いる。ANDゲート１３１の出力はＤ型フリツプ
―フロツプ１３２のCL入力に接続されており、
フリツプ―フロツプ１３２のチヤンネルＡ出力線
９８に接続されている。アナログ受信器９１の出
力線９６及び９７は排他的OR回路１３３及び
ORゲート１３４の入力に接続されている。排他
的OR回路１３３の出力はＤ型フリツプ―フロツ
プ１３５のＤ入力に接続されており、そのCL入
力はANDゲート１３６の出力に接続されており、
出力はチヤンネルＢの出力線９９に接続されてい
る。ANDゲート１３６の入力は夫々線１０３及
び１０４に夫々接続されている。ORゲート１３
４は線１０２上に（S1＋S2）信号を生ずる。 第１７図の解読器の動作について第表を参照
して簡単に説明する。第表はビツト時間の最初
の半分中符号化された信号が正のパルスを表わす
時、即ちＳ１信号が論理“１”の値を有する時に
のみ、チヤンネルＡビツトが“１”ビツトである
事を示す。同様にチヤンネルＢビツトはビツト時
間の第２の半分中符号化信号が正もしくは負のパ
ルスを表わす時、即ち、Ｓ１及びＳ２信号が論理
“１”値を有する時にのみ“１”ビツトである。
第１７図の装置において、ビツト時刻の最初の半
分の中心はANDゲート１３１の出力の前端によ
つて決定されている。フリツプ―フロツプ１３２
の真の出力はＳ１信号の前縁において該信号の値
を占め、従つてチヤンネルＡビツトを生ずる。ビ
ツト時間の第２の半分の中心即ちＴ２はANDゲ
ート１３６の出力の前縁によつて決定される。フ
リツプ―フロツプ１３５の真の出力は排他的OR
回路１３３の出力の値を後者の出力の前縁時に占
め、かくしてチヤンネルＢビツトを生ずる。チヤ
ンネルＢビツトはテストの目的のために使用され
得る制御ビツトである事に注意されたい。 次いで第１８図を参照するに、第１２図の解多
重化器９４の例示的実施例が示されている。発生
器９２からの線１０３及び１０４はANDゲート
１４０の入力に接続され、その出力は第９図のシ
フト・レジスタと類似の11段シフト・レジスタ１
４１のクロツク（CL）入力に接続されている。
ANDゲート１４０の出力は同様にANDゲート１
４２の１つの入力に接続されており、ANDゲー
ト１４２はORゲート１４３の出力にその他の入
力が接続されており、ORゲート１４３の２つの
入力は線１０６及び１０７に夫々接続されてい
る。線１０５はORゲート１４５の１入力に反転
器１４４を通して接続されており、ORゲート１
４５の他の入力は反転器１４６を介して線１０８
に接続されている。ORゲート１４５の出力は
ANDゲート１４７の１入力に接続されており、
ANDゲート１４７は反転器１４８を介してORゲ
ート１４３の出力に接続された他の入力を有し、
線１０７に接続されたさらに他の入力を有する。
ANDゲート１４７の出力はレジスタ１４１のシ
フト入力に接続されている。ANDゲート１４２
の出力はＤ型フリツプ―フロツプ１４９のクロツ
ク（CL）入力に接続されている。フリツプ―フ
ロツプ１４９は線９８に接続されたＤ入力を有
し、その真の出力はデータ出力線１０１に接続さ
れている。線９８はさらにシフト・レジスタ１４
１のSER入力に接続されている。レジスタ１４
１のすべての段の出力（最下のものを除く）はレ
ジスタ１５０のすべての段の入力に夫々接続され
ている。図示の例ではレジスタ１５０はその内容
のシフトが生じない点を除きシフト・レジスタ１
４１と似ている。レジスタ１５０のクロツク
（CL）入力はANDゲート１５１の出力に接続さ
れている。ANDゲート１５１の入力は線１０５
及び反転器１４６の出力に夫々接続されている。
レジスタ１５０のロード入力は高レベルに保持さ
れている。その10段の出力は制御信号出力線１０
０（第１２図）に接続されている。チヤンネルＢ
出力線９９は種々のテスト機能を象徴化したボツ
クス１５２に接続されている。 第１８図の装置の非同期モードの動作が第４図
及び第１５図を参照して説明される。最初のフレ
ームが受取られる前には伝送線から受取られる信
号の平均振幅が０に等しく、（S1＋S2）信号が低
レベルにあり、レジスタ１４１及び１５０は
“０”ビツトのみを含む。最初のフレーム整列ビ
ツトが最初のフレームの開始を示して受取られる
と、（S1＋S2）信号が高くなつて、最初の時間Ｔ
２において、SYNC FR信号が高くなり、低レベ
ルがレジスタ１４１のシフト入力に印加される。
データ・ビツトＤ１が受取られると、LECT信号
が高くなり、ANDゲート１４０の出力の前縁に
よつて定義される次の時間Ｔ２に線９８上のデー
タ・ビツトＤ１がデータ出力線１０１上に転送さ
れる。Ｔ２のわずか後に、SYNC FR及びSYNC
CP信号が低くなる。SYNC FR信号の低レベル
は高レベルをレジスタ１４１のシフト入力に印加
せしめる。次いで線９８上に相次いで得られる信
号Ｘ１―Ｘ１０のサンプルがレジスタ１４１へロ
ードされ、時間Ｔ２が生ずる時はいつでも上方に
シフトされる。次のフレーム整列ビツトが線９８
上に受取られる時、レジスタ１４１の内容が上方
にシフトされ、フレーム整列ビツトがANDゲー
ト１４０の出力信号の前縁においてその最下段へ
ロードされる。その後直ちに、SYNC FRが高く
なり、レジスタ１４１の上方の10段に記憶されて
いた信号Ｘ１―Ｘ１０のサンプルが線１００を介
して転送されるためにレジスタ１５０の10段にロ
ードされる。次のデータ・ビツト及び信号Ｘ１―
Ｘ１０のサンプルが同様に処理される。 第１８図の装置の同期モードの動作が
14.4Kbpsのビツト率の例を使用して第５図、第
１６図及び第１８図を参照して説明される。最
初、レジスタ１４１及び１５０は“０”ビツトの
みを含み、（S1＋S2）信号は低く、SYNC CP及
びSYNC FR信号は共に高レベルにある。最初の
フレームの開始を示す最初の同期ビツトが線９８
上に現われても同期ビツトの発生から生ずる
（S1＋S2）信号が低レベルにあるので何事も生じ
ない。データ・ビツトＤ１が線９８上に現われる
時、（S1＋S2）信号が高くなり、ANDゲート１
４０の出力信号の最初の前縁において、ビツトＤ
１が線１０１上に転送され、SYNC CP SYNC
FR及びLECT信号が下位レベルに進み、RCV
CL信号が高くなる。次いで高位レベルがレジス
タ１４１のシフト入力に印加される。信号Ｘ１―
Ｘ６のサンプルが上述の非同期モードにおけるが
如くレジスタ１４１へ相次いでロードされる。 制御信号Ｘ６のサンプルに続く同期ビツトが線
９８上に現われる時、（S1＋S2）信号が低くな
る。次の時刻Ｔ１において、線１０７上の
が低くなり、この低位レベルがレジスタ１４１の
シフト入力に印加されて、同期ビツトがレジスタ
１４１にロードされるのが阻止される。次の時刻
Ｔ２に、SYNC FR及びSYNC CP信号が高くな
りこれによつてレジスタ１４１の内容がレジスタ
１５０にロードされるのが防止される。データ・
ビツトＤ２が線９８上に現われる時、これは次の
時刻Ｔ２に出力線１０１上に転送される。制御信
号Ｘ７―Ｘ１０のサンプルが相次いでレジスタ１
４１へロードされる。最初の詰め物ビツトが線９
８上に現われる時（第１６図の下部）、これはこ
の詰め物ビツトが線９８上に出現した後の最初の
Ｔ２時にレジスタ１４１にロードされる。時刻Ｔ
２のわずか後に、SYNC FR信号が高くなり、レ
ジスタ１４１の上位10段に得られる制御信号Ｘ１
―Ｘ１０のサンプルがレジスタ１５０に転送され
る。データ・ビツトＤ３が線９８上に現われる
時、（S1＋S2）及びLE Ｔ信号が高くなり、次の
時刻Ｔ２にデータ・ビツトＤ３が出力線１０１上
に転送される。第２のフレームも上述のものと同
様な方法で処理される。 以上本発明のインターフエイス送信器及び受信
器はDTE及びDCEを相互接続するものとして説
明されたが、この分野の専門家にとつては本発明
は任意の型のデータ装置さらに具体的には１つの
DTEと他のDTEを相互接続するために使用され
得る事は明らかであろう。 発明の効果 本発明は、比較的簡単な装置により、データ信
号及び副次的信号のような相互に異なる型式の信
号を単一の伝送路を介して伝送することを可能に
した。この方式による具体的な効果としては、第
１図のDTE Ｌに例えば100個のDCE Ｌを接続す
べき場合に、従来は例えば16芯のケーブルを100
本布設しなければならないところ、第２図に示す
ように２本より線５，６でなか継ぎすることが出
来るので、多芯ケーブルの負担によるDTE Ｌ及
びDCE Ｌ間の距離制限、多接点コネクタを大量
に使用することによる装置サイズの縮小制限を回
避することが出来る。

【図面の簡単な説明】

第１図は２つのDTE間の代表的なデータ・リ
ンクを示した図である。第２図は本発明に従うイ
ンターフエイス送信器及びインターフエイス受信
器に使用されるデータ・リンクを示した図であ
る。 １，２……伝送線、３，４……インターフエイ
ス・レピータ、５，６……伝送線、７……送信
器、８……受信器、９……送信器、１０……受信
器。 第３図は伝送線上のビツト率を種々のデータ信
号ビツト率間の関係を示した図である。第４図は
本発明に従う非同期フレームを示す。第５図は本
発明に従う種々のデータ信号のビツト率に対する
例示的同期フレームを示した図である。第６図は
本発明に従うインターフエイス送信器のブロツク
図である。第７図は第６図のタイミング信号発生
器１１の例示的実施例である。第８図は第７図の
タイミング信号発生器の種々の点において得られ
る波形を示す。第９図は第６図のマルチプレクサ
１２の例示的実施例の図である。第１０図は第６
図の符号器１３の例示的実施例の図である。第１
１図は第１０図の符号器の種々の点において得ら
れる波形図である。第１２図は本発明に従うイン
ターフエイス受信器のブロツク図である。第１３
図は第１２図のアナログ受信器９１の例示的実施
例の図である。第１４図は第１２図のタイミング
信号発生器９２の例示的実施例の図である。第１
５図及び第１６図は夫々同期及び非同期モードの
動作中の第１２図の発生器の種々の点において得
られる波形を示した図である。第１７図は第１２
図の解読器９３の例示的実施例の図である。第１
８図は第１２図のデマルチプレクサ９４の例示的
実施例の図である。

Claims (1)

1. 【特許請求の範囲】 １ 非同期モードで動作する装置又は同期モード
   で動作する装置に適用して、ビツト率DRで送信
   されるデータ信号と該データ信号の送信制御のた
   めのＮ個の副次信号とを組合わせて１つの信号列
   に変換し、ビツト率LRで１つの伝送経路を介し
   て送信する時分割多重化方式であつて、 非同期モードで送信されるデータ信号のとき
   は、第１の時間スロツトに第１のバイナリ値例え
   ば１の値を有するフレーム整列ビツトを、次の時
   間スロツトに上記データ信号のデータ・ビツト
   を、更にそのあとの時間スロツトに上記Ｎ個の副
   次信号のＮ個のビツトを夫々持つ非同期フレーム
   と呼ばれる繰返しフレームの形に多重化し、 同期モードで送信されるデータ信号のときは、
   下記の同期フレームと呼ばれる繰返しフレームの
   形に多重化し、 上記同期フレームは長さがl₁ビツトのｎ個のサ
   ブフレームに分割され、ここでl₁＝LR／DRであ
   り、ｎはＮ／（l₁―２）に等しいか、これより大
   きく一番近い整数とし、 上記各サブフレームは、第１の時間スロツトに
   上記フレーム整列ビツトの補数値例えば０の値を
   有する同期ビツトを、次の時間スロツトにデー
   タ・ビツトを更にそのあとの時間スロツトに上記
   Ｎ個の副次信号のビツトを、そしてフレームの最
   後のサブフレームに対しては、その少なくとも最
   後の時間スロツトに第１のバイナリ値例えば１の
   値を有する例えばフレーム整列ビツトを持つよう
   にし、 上記非同期フレーム又は同期フレーム中の各ビ
   ツトに対して、上記データ・ビツト又は副次信号
   のビツトの存在する夫々の時間スロツトに上記第
   １のバイナリ値例えば１の値を有するビツトを多
   重化制御ビツトとして発生し、且つ上記データ・
   ビツト又は副次信号のビツト以外のビツトの存在
   する夫々の時間スロツトに上記第１のバイナリ値
   の補数値例えば０の値を有するビツトを多重化制
   御信号として発生させ、 夫々のフレームの各ビツト及びこれ等のビツト
   の各時間スロツトに関連して発生された上記多重
   化制御ビツトより成る各時間スロツト毎の対にな
   つたビツトを、若しも多重化制御ビツトが第１の
   バイナリ値例えば１の値を有するならば２相信号
   又は２極信号のうちの１方の信号形態で単一の符
   号に符号化し、若しも多重化制御ビツトが第１の
   バイナリ値の補数値例えば０値を有するならば２
   相信号又は２極信号のうちの他方の信号形態で単
   一の符号に符号化し、 かくて、上記夫々のフレームのビツト及び多重
   化制御ビツトを各時間スロツト毎に単一の伝送経
   路で送信できるようにした時分割多重化方式。