JPH01150348A - 集積回路チップ用相互接続システム - Google Patents

集積回路チップ用相互接続システム

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JPH01150348A
JPH01150348A JP63277530A JP27753088A JPH01150348A JP H01150348 A JPH01150348 A JP H01150348A JP 63277530 A JP63277530 A JP 63277530A JP 27753088 A JP27753088 A JP 27753088A JP H01150348 A JPH01150348 A JP H01150348A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路に関し、詳しくいうと、長い伝送線路
の及びその結果のデータのスキュー（ゆがみ）の悪影響
を除去し、かつ超高性能電子デバイス用の多種類の超大
規模集積回路（以下、ＶＬＳＩと称す）が僅か数種類の
標準のチップだけを含む少ない選択範囲の標準のモジュ
ールから組立てることができるパッケージングシステム
に関する。
［従来の技術］ 複雑な電子装置を小型化するためのＶＬＳ　Ｉチップが
急増し、ＶＬＳ　Ｉ技術の利点を（つがえず傾向のある
新たな問題が生じている。とりわけ、（１）ＶＬＳＩチ
ップに関連する多数の端子が複雑な、高価な回路板のレ
イアウト及び長い相互接続ラインを生じさせ、これによ
ってスキューの問題をもたらし、かつ電力消費量の大き
い、熱を発生するドライバを必要とする、（２）チップ
の任意の部分の故障が、通常、チップ全体を不作動状態
にさせる、（３）市場で入手できる膨大な数の特定化さ
れたチップが不経済な短い機械の運転時間をもたらし、
設計者が市場に提供しなければならない製品について行
（ことを困難にしている、という問題がある。
この分野における従来技術として、プリント回路板のレ
イアウトを論じるものであるが、集積回路（ＩＣ）の長
い相互接続ラインを排除することも万能の回路板の組合
せ構成（構成要素をある形に組合せること、コンフィグ
レーション）についても教示していない米国特許第３，
６１１，３１７号、本発明によって解決された熱膨張補
償の問題に遭遇しない回路板に対する−様な周囲吸熱体
を示す米国特許第４．１０７．７６０号、マルチチップ
モジュールを冷却するための付加（アドオン）デバイス
を示す米国特許第４．２４６．５９７号、高帯域幅ＩＣ
パッケージを論じるものであるが、本発明のリードレス
Ｉ１０直列データ接続方式を示していない米国特許第４
．２９６．４５６号、多層サブストレートを使用するＩ
Ｃパッケージを論じるものであるが、本発明のり一ドレ
ス相互接続の特徴を有さない米国特許第４．３９８．２
０８号、大型端子カウントＩＣチップ用の外部接続を論
じる米国特許第４．４３７．１４１号、ウェハ・スケー
ルＩＣ（ＷＳＩ）の浸漬冷却用の可撓性取付は支持体を
論じる米国特許第４，４８４，２１５号、高密度ＩＣパ
ッケージングに適していない冷却方法を論じる米国特許
第４．４８９．３６３号、本発明のリードレスパッケー
ジングに適していないマルチレベルモジュール化方法を
論じる米国特許第４゜５４９、２００号、積層チップア
レイに関する米国特許第４．５５１．７４６号、及びプ
リント回路形式相互接続を使用するパッケージング方法
を論じる米国特許第４．５７８．６９７号がある。
［問題点を解決するための手段］ 本発明は非常に少種類の標準化可能なＩＣチップから選
択できるブレーナモザイクの多数の集積回路チップを支
持する標準化可能なモジュールを使用するパッケージン
グ方式を提供することによって従来技術の問題を解決す
るものである。リードレス状態で相互接続され、かつ高
電力で付勢されるドライバを必要としない個々のチップ
はソフトウェア技術によってすべてのチップに対してイ
ンタフェース及び通信プロトコルが標準化される任意所
望の組合せ構成（構成要素をある形に組合せること、コ
ンフィグレーション）の大規模アレイに結合される。こ
れらモジュールは個々のモジュール毎にテストすること
ができる任意所望の寸法及びアーキテクチャの非常に高
性能の電子デバイスを形成するように光ファイバ及び電
気コネクタによって相互接続できる。
多チツプインタフェースは欠陥許容能力を与える。チッ
プモザイクは１つのチップから他のチップへの多くの可
能な経路を提供するので、各モザイクは全体のデバイス
に殆ど或は全く影響を与えることなしに欠陥のチップを
回路から取り除くように容易にプログラムできる。
個々のチップは種々の幾何学的形状を取ることができる
リードレスキャリヤに取付けられる。六角形が好ましい
けれど、本発明のキャリヤの幾何学的形状は正方形、長
方形成はいくつかの隣接するキャリヤチップの側部と対
接する複数の側部を有する任意の他のキャリヤ形状に等
しく適用できる。
本発明のリードレス相互接続方式は、チップからチップ
へ必要な相互結線の数を大幅に減少させる直列（シリア
ル）／直列解除（デシリアル）インタフェースを各組の
り一ドレス相互結線とともに提供することによって、一
部分は可能になる。
本発明の好ましい実施例においては、各組の相互結線は
３つの接続パッド、即ち、高速度入りデータ接続パッド
、高速度出データ接続パッド、及び低速度二方向組合せ
構成信号接続パッド、のみを必要とする。直列／直列解
除インタフェースは高速動作のためにガリウムひ素より
形成されることが好ましい。
本発明の他の面は互いに入り込んだスロットを有する熱
的に及び電気的に伝導性の材料よりなる波形シートの形
式の非常に有効な冷却手段を提供することである。この
シートがモジュールの接地面（グラウンドブレーン）に
半田付けされたときに、これらスロットはシートが接地
面サブストレートの異なる膨張係数に順応できるように
する。
同時に、シートの導電率が接地面の電力搬送能力を増大
させる。
［実施例］ 第１図は任意数のプロセスモジュール２２ａ、２２ｂ、
・・・２２ｎが特定の電子デバイスを形成するために雌
形コネクタ２３によって背面２４にある雌形コネクタ２
１に差し込めるモジュールラック２０を示す。背面２４
は、特定のデバイスが要求し得るいかなるハードワイヤ
ードアレイのモジュール２２でもそれを形成するように
、モジュール２２ａ乃至２２ｎのそれぞれを他のモジュ
ール２２ａ乃至２２ｎの１つ又はそれ以上に接続するの
に必要な光ファイバ及び電気的相互結線（図示せず）を
含む。
背面２４とは反対側の各モジュールの端部２５は一組の
光ファイバ及び雌形電気コネクタを備えており、モジュ
ール２２と構造的に類似するが、テストモジュールとし
てソフトウェアで組合せ構成されるテストモジュール（
図示せず）が個々のモジュールのダイナミックなテスト
のために端部同志によって各モジュールに差し込めるよ
うになっている。本発明のシステムは極めて早い動作速
度が可能であるので、通常のテスト装置は適当でないで
あろう。その代りとして、既知のデータをデバイスによ
って発生させ、その結果としてテストモジュールに記憶
されたデータをテストされたモジエールの性能を評価す
る際の診断手段として使用してもよい。別の方法として
、モジュール２２ａ乃至２２ｎの１つ又はそれ以上を適
当な評価装置に接続可能な永久的なテストモジュールと
して機能するようにプログラムしてもよい。
本発明の個々のモジュール２２が第２図に詳細に示され
ている。このモジュール２２は吸熱構造体３０にリフロ
ー半田付けされた一対の平行な回路板２６．２８よりな
る。吸熱構造体３０は第２図において垂直方向の回路板
２６．２８の異なる膨張係数を考慮して形成された多数
の互いに入り込んだ鋸の引き目又は孔３２を有する波形
の非常に熱伝導性のよい導電性材料よりなることが好ま
しい、空気又は冷却媒体が矢印３３の方向に吸熱構造体
３０中を流れ、通気グリル３５又は他の適当な循環手段
を通じて第１図のラックの外部へ流れる。吸熱構造体は
また、回路板２６．２８の接地面６０（第４図）に追加
の電流搬送能力を提供する。
第２図に最良に示されるように、回路板２６．２８は六
角形のチップキャリヤ３６よりなるモザイク３４（第２
図に示す実施例では回路板当り８１個のチップキャリヤ
）を保持する。チップキャリヤ３６は第５図乃至第７図
に詳細に示されている。第１０図に最良に示されている
ように、モザイク３４の個々のチップキャリヤ３６は互
いにすぐ隣接した状態に（代表的には離間距離は０．１
ｍｍより少ない）置かれている。これらチップキャリヤ
はマイクロストリップ３８（第９図）から隣接するチッ
プキャリヤ３６の対向する半円筒形状接続バッド４２に
よって形成されたほぼ円筒形状の管体４０にリフロー半
田付けすることによって互いに接続される。
第２図に戻って、雌形及び雌形コネクタブロック５０．
５２にそれぞれ配置された外界光ファイバコネクタ４６
及び電気コネクタ４８に対する受信機及びドライバを含
むドライバストリップ４４をモザイク３４の各端部に配
置してもよい、別の方法として、モザイク３４の一部で
あるが、回路板２６．２８の光ファイバに対する位置に
合致するように特定の位置及び特定の配向状態に置かれ
なければならない特別のチップキャリヤ３６に光フアイ
バドライバ及び受信機を組込んでもよい。
図面を簡明にするために第２図には６つの光ファイバコ
ネクタ４６及び６つの電気コネクタ４８が示されている
が、それらの数は設計上の配慮によって指示されるよう
に変化し得るということを理解すべきである。
今迄は背面２４に差し込み接続するためにラック２０に
挿入するのに適したカード状モジュール２２（第１図及
び第２図）によって本発明を記載したが、本発明のモジ
ュールは１例えば、第３図の円形に組合せ構成されたモ
ジュール７０のような他の組合せ構成においても実施で
きるものである。この組合せ構成の場合には、モジュー
ル７０の光ファイバ及び電気コネクタ（図示せず）はモ
ジュール７０の縁部に或は他の好便な位置にあればよい
。
回路板２６．２８は第４図に詳細に示されている０回路
板２６．２８のそれぞれは、一対の導電性接地面５８．
６０を導電性電力面６２から分離する窒化アルミニウム
より構成されることが好ましい２つの絶縁層５４．５６
よりなる。モザイク３４（第２図）の各チップ位置の中
心において、接地面５８は電力面６２に電気的に接続さ
れる半田バッド６４が接地面５８中に突出するように切
り取られている。接地面６０は吸熱構造体３０に半田付
けされ、半田バッド６４はモジュール２２の各側に吸熱
構造体３０及び接地面６０を接続する半田ライン（第４
図に鎖線６７によって示されている）に沿って中心に（
ライン６５）位置付けされることが好ましい。接地面５
８．６０はコネクタビン６６によって互いに接続されて
いる。
第５図乃至第７図はモザイク３４を形成するリードレス
チップキャリヤ３６を示す。好ましい実施例においては
、チップキャリヤ３６は形状が六角形である。これは六
角形のモザイクは組立てるのに効率がよくかつ組立が簡
単であるからである（そしてまた、リフロー半田付は中
自己整列する傾向があるからである）。しかし、他のモ
ザイクもまた、第１２ａ図乃至第１２ｄ図に示すように
使用できる。
この点で、組立の見地から個々の任意のチップキャリヤ
３６の配向状態は、その接続バッドセット７２が常にあ
らゆる隣接するキャリヤの接続パッドセットの位置と合
致するので、重要なものではないということを注意すべ
きである。同じことが第１２ａ図の配列（キャリヤ当り
６つではなくて８つの接続パッドセットを必要とする）
についても、また第１２ｂ図の配列（各キャリヤが２つ
の可能な配向状態を有するだけである）についても、さ
らに第１２ｃ図の配列（各チップが６つではなくて４つ
の他のチップのみと連通し得る）についても言える。対
照的に、第１２ｄ図の配列においては、任意のキャリヤ
の４つの可能な配向状態の２つが不整合状態となり、従
って、組立に際し十分な注意を払わなければならない。
第５図を参照すると、チップキャリヤ３６は集積回路チ
ップを受入れるための盆（トレイ）形状の本体７３を含
むことが分る。一般的な参照として、本体７３は１ｃｍ
程度の直径を有するものでよい。第５図の底面から分る
ように、窒化アルミニウムより作られることが好ましい
本体７３はモジュール２２の接地面５８（第４図）にリ
フロー半田付けされる金属の接地板７４を有する。この
接地板７４は基部から上方に延在する半円筒形状の金属
接続パッド４２から離間されている。この接地板７４も
また、第４図の電力パッド６４にリフロー半田付けされ
る金属の電力コネクタ板７６を形成するように中心が切
り取られている。結線７８．８０（第７図）が接地板７
４及び電力コネクタ板７６から本体７３を通って本体７
３の空洞内に取付けられた集積回路チップ型（グイ）８
２の適当な接点に延在している。
第８図に示すように、回路板２６又は２８（第４図）の
サブストレート５４の同様の凹部８６と対向する本体７
３に形成されたリング形状の凹部８４は半田が接地板７
４と電力コネクタ７６間のギャップを横切って流れるこ
とを防止するために設けられることが好ましい。
第６図はチップ型８２及び接続パッドセット７２とのそ
の相互結線の詳細を示す、型８２はその中心に、マルチ
プレクサ及び電子スイッチを介して選択された組の接続
パッドセット７２からデータを受信し、計算機能を実行
し、同じ又は他の選択された組の接続パッド７２を介し
てデータを伝送するように静的にかつダイナミックに組
合せ構成することができるプロセッサ、メモリ、或は他
の機能回路８８を保持する。回路８８が同等計算機能を
遂行することなく単にデータに対する走行路として働く
べきである場合には、回路８８のマルチプレクサは１組
の接続パッドセット７２から他の組の接続パッドセット
へ最低の遅延でデータを直接伝送するように設定できる
。これが行なわれる態様は第１１図を説明する際に詳細
に記載する。本発明の好ましい実施例においては、各接
続パッドセット７２は３つの接点４２（第５図）を含み
、そのうちの１つは入り高速度データを取扱い、他の１
つは出島速度データを取扱い、残りの１つは二方向低速
度胆合せ構成信号を取扱う。
第１１図の低速度静的組合せ構成人力／出力９４用の接
点９２を有する電圧インピーダンスインタフェース９０
及び第１１図のデータ人力／出力９８として機能する高
速度データインタフェース９６が機能回路８８のまわり
を取囲んでいる。
高速度データ回路は各接続パッドセット７２に対するク
ロック及びデータ信号を同時に搬送しく矢印は信号走行
の方向を指示する）、インタフェース９６は入力接点１
０２及び出力接点１０４を含む対応する組の接点を支持
する。本発明の一面によれば、インタフェース９６はま
た、各組の相互結線７２に対する直列化（シリアライジ
ング）シフトレジスタ１０６及び直列化解除（デシリア
ライジング）シフトレジスタ１０８を支持する。通常、
高密度高性能システムにおいて見られるように、機能回
路８８が並列デバイスである場合には、チップ−チップ
接続を直列化することは各組の相互結線７２の接続パッ
ド４２の数を、チップキャリヤ３６の小さな物理的寸法
を考慮して、扱い易い数に減少させることができる。
高性能デバイスの場合には、少なくとも高速度インタフ
ェース９６を、そしてできるだけガリウムひ素だけの、
又はシリコンベース上に成長されたガリウムひ素よりな
る機能回路８８を形成することが望ましい。シリコンは
回路型８２から熱を放出させるための優れた熱伝送路を
提供する。しかしながら、低速度デバイスの場合にはシ
リコンのみで満足な材料となろう。
通常の集積回路チップの構成によれば、第６図に概略的
に示すリード１１０は通常のテープ自動ボンディングア
センブリプロセスによって型８２及びキャリヤ本体７３
とともに組立てられるリードフレーム１１２（第８図）
で実現される。セパレータ１１４（第７図）及びキャッ
プ１１６がチップキャリヤ３６の組立体を完成させる。
第９図及び第１０図はチップキャリヤ３６をモザイク３
４に組込んだ組立体を示す。キャリヤ３６は第１０図に
示すように、モザイク３４中にそれら間に約０．１　ｍ
　ｍのギャップを持って配置され、半田接続の検査がで
きるようにしている。各組の接続パッドセット７２の下
側において、接地面５８は第９図に１１７で示すように
切除され、半田で覆われる電気的に隔絶されたマイクロ
ストリップ３８を形成する。キャリヤ３６が適所にあり
、かつモジュール２２がリフロー半田付けされると、ス
トリップ３８からの半田は対向する接続パッド４２によ
って形成された円筒形状の管体４０内に上昇し、これら
接続パッドを互いに物理的にも電気的にも接合する。同
時に、第８図に見られるように、キャリヤの接地面７４
及び電力コネクタ板７６は回路板２６又は２８の接地面
５８及び電力パッド６４にそれぞれ機械的にも電気的に
も接合される。
第１１図は各チップ８２の構成をブロック形式で示す。
本発明によれば、モジュール２２の動作には各チップ８
２０組合せ構成の静的及びダイナミックの両方の選択が
ある。低速度静的組合せ構成選択信号はその６つの接点
９２（第６図）を通じて各チップ８２に供給される。こ
れら信号は、データ信号がモザイク３４中を進む際にデ
ータ信号が従う経路を定めることにより、モザイク３４
の基本的組合せ構成を確立する（通常、既知のインタフ
ェースから始まるパワーアップの初期設定中に行なわれ
る）。数多の中で、この構成はモザイク３４の静的組合
せ構成が時間とともに変化され、モジュール２２の動作
を停止することな（、欠陥があり得る任意のチップ８２
を迂回してデータを伝送することを可能にする。
チップ８２のダイナミックな組合せ構成は受信した高速
度データそれ自身によって達成される。
インタフェース９６（第６図）の６つの入力接点１０２
のそれぞれは第１１図のデータ人力９８において別個の
受信機１２２に接続される。この受信機１２２は直列解
除シフトレジスタ１０８又はドライバ１４２の任意の１
つと接続でき、マルチプレクサ１２４によって機能回路
８８をバイパスすることができる。マルチプレクサ１２
４はライン１２８を通じて再組合せ構成制御器１２６に
よって静的に組合せ構成される。シフトレジスタ１０８
はライン１３０を通じて制御器１２６によって静的に組
合せ構成され、それらによって受信されたデータは、今
度は、ライン１３２を通じて制御器１２６をダイナミッ
クに動作させるために使用される。
機能回路８８はこの回路８８の動作アーキテクチャを所
望のように変えるためにライン１３４を通じて制御器１
２６によってダイナミックに及び静的に組合せ構成でき
る。回路８８の出力において、直列レジスタ１０６はシ
フトレジスタ１０８と同様に静的及びダイナミックな再
組合せ構成のためにライン１３６及び１３８を通じて制
御器１２６とそれぞれ相互作用する。出力マルチプレク
サ１４０はライン１４１を通じて制御器１２６によって
静的に組合せ構成され、任意所定の直列レジスタ１０６
又は受信機１２２を、出力インタフェース１００の出力
接点１０４（第６図）と関連した（又は機能回路８８に
再エントリするために第１１図のマルチプレクサ１２４
の１つと関連した）出力ドライバ１４２に接続する。
本発明はソフトウェアのみによって任意所望の形式に迅
速に組合せ構成できる狭い選択範囲の簡単な、安価な標
準化された部品のみを必要とするだけで非常に複雑な、
低電力の高性能デバイスの低コストでの製造及び保守を
可能にするパッケージング方式を提供するということが
分る。他の面において、本発明はすべてが複数の標準化
可能なチップの組合せ構成をソフトウェア技術によって
制御することに基づいている通信方式及び高性能プロセ
ッサアーキテクチャを提供する。同時に、本発明のシス
テムはＶＬＳ　Ｉデバイスにおけるデータスキュー及び
遅延の問題を、チップキャリヤ間のリードを除去するこ
とによって取り除き、そしてこれらデバイスを時々それ
らの動作を停止することさえなしにテストし、修理する
ことを容易にするように本発明のシステムに組込むこと
を可能にしている。
本発明のモジュールのリードレスアーキテクチャはチッ
プ当り９０％までの電力の減少を可能にし、一方相互接
続ドライバ、受信機及びポンディングパッドの除去によ
り通常必要なチップ空間の５５％程度が節約できる。チ
ップ当り１．５Ｗまで適応できるチップキャリヤの能力
は、か（して、通常は７乃至１０ワツト消散する、或は
１５ワツトにまで及ぶことさえあるチップを収容するの
に十分である。
４、メ　の□　なｔ日 第１図は背面を有し、かつ１つが一部分引出されている
本発明の複数のプロセスモジュールを支持するモジュー
ルラックの一例を示す一部分切欠した斜視図、第２図は
１つのプロセスモジュールの一部分を切除した拡大斜視
図、第３図は第２図のモジュールの他の実施例を示す平
面図、第４図は第２図のモジュールの回路板組立体の一
部分の詳細な斜視図、第５図は第２図のモジュールの１
つのチップキャリヤの底面斜視図、第６図はチップキャ
リヤの一部分の詳細を示す第５図のチップキャリヤの上
部平面図、第７図は第６図を７−７線に沿って切断した
断面図、第８図は第２図のモジュールの１つのチップキ
ャリヤ及びサブストレートをチップキャリヤの直径に沿
って切断した詳細断面図、第９図は２つの隣接するチッ
プキャリヤ間の接続部における回路板サブストレートの
平面図、第１０図は第２図のモジュールのチップキャリ
ヤのモザイクの一部分を、キャップを除去して示す平面
図、第１１図は第６図のチップの組合せ構成回路のブロ
ック図、第１２ａ図乃至第１２ｄ図はチップキャリヤの
種々の可能なモザイクを示す概略図である。
２０：モジュールラック ２１：雌形コネクタ ２２ａ〜２２ｎ：プロセスモジュール ２３：雌形コネクタ ２４：背面 ２６．２８二回路板 ３０：吸熱構造体 ３４：モザイク ３６：チップキャリヤ ４０：円筒形状管体 ４２：半円筒形状接続パッド ４４；ドライバストリップ ４６：光ファイバコネクタ ４８：電気コネクタ ５０：雌形コネクタブロック ５２：雌形コネクタブロック ５４．５６：絶縁層 ５８．６０：導電性接地面 ６２：導電性電力面 ６４：半田パッド ６６：コネクタピン ７〇二円形形状のモジュール ７２：接続パッドセット ７３：盆形状本体 ７４：金属の接地板 ７６：金属の電力コネクタ板 ７８．８０：結線 ８２；集積回路チップ型 ８４．８６：リング形状の凹部 ８８二機能回路 ９０：電圧インビーダンインタフェース９２：接点 ９４：低速度静的組合せ構成人力／出力９６：高速度デ
ータインタフェース ９８：データ入力 １００：データ出力 １０２：入力接点 １０４：出力接点 １０６：直列シフトレジスタ １０８：直列解除シフトレジスタ １１２：リードフレーム １１４：セパレータ １１６：キャップ １２２：受信機 １２４：マルチプレクサ １２６：再給合せ構成制御器 １４０：出力マルチプレクサ １４２：出力ドライバ ＦＩＧ、　４ ＦＩＧ、　　７ ＦＩＧ、　１０

Claims (39)

    【特許請求の範囲】
  1. （１）チップキャリヤを支持するためのサブストレート
    と、 互いに隣接して該サブストレートに取付けられた複数の
    チップキャリヤであって、これらチップキャリヤがモザ
    イクを形成するように前記サブストレート上に配置でき
    ような幾何学的形状を有するキャリヤ本体と、これらキ
    ャリヤが前記モザイクに配置されたときに、各接続パッ
    ドが前記モザイクの他のキャリヤの対応する接続パッド
    にすぐ隣接するように前記本体の周囲に配列された複数
    の接続パッドと、任意の隣接するキャリヤへ及びキャリ
    ヤから前記接続パッドを通じてデータを選択的に送信及
    び受信するように組合せ構成される集積回路チップとを
    それぞれが含む複数のチップキャリヤと、 前記すぐ隣接する接続パッドをリードを使用することな
    しに電気的に相互接続するための相互接続手段 とを具備することを特徴とする集積回路用リードレス相
    互接続システム。
  2. （２）前記サブストレートが絶縁層によって分離された
    導電性接地面及び導電性電力面を有する回路板であり、
    前記電力面が前記チップキャリヤの下側の第１の部分に
    電気的に接続され、前記接地面が前記チップキャリヤの
    下側の第２の部分に電気的に接続される特許請求の範囲
    第１項記載のシステム。
  3. （３）前記第１の部分が前記第２の部分によって取囲ま
    れている特許請求の範囲第２項記載のシステム。
  4. （４）前記絶縁層の材料及び前記チップキャリヤ本体の
    材料が窒化アルミニウムである特許請求の範囲第２項記
    載のシステム。
  5. （５）前記回路板が前記接地面とは反対側の前記電力面
    の第２の絶縁層によって前記電力面から分離された第２
    の導電性接地面及び該第２の接地面に導電的に接合され
    た導電性吸熱体を含む特許請求の範囲第２項記載のシス
    テム。
  6. （６）前記両接地面が前記両絶縁層を介して電気的に接
    続されている特許請求の範囲第５項記載のシステム。
  7. （７）前記吸熱体が熱伝導性材料の波形のシートを含み
    、該シートが互いに入り込んだ細長い透孔を有し、前記
    吸熱体材料及び前記サブストレートの相違する熱膨張係
    数を補償している特許請求の範囲第５項記載のシステム
    。
  8. （８）前記本体がその下側に前記チップに接続された接
    地板及び電力コネクタ板を支持し、該接地板及び電力コ
    ネクタ板が前記接地面及び前記電力面にそれぞれ電気的
    にも機械的にも接続されている特許請求の範囲第２項記
    載のシステム。
  9. （９）前記接地板が前記電力コネクタ板を取囲んでいる
    特許請求の範囲第８項記載のシステム。
  10. （１０）前記チップキャリヤが、前記モザイクにおける
    それらの配向状態が重要でないような幾何学的形状及び
    接続パッド配置を有する特許請求の範囲第１項記載のシ
    ステム。
  11. （１１）前記チップキャリヤが六角形であり、前記接続
    パッドがこの六角形の各辺の中心に位置付けされている
    特許請求の範囲第１０項記載のシステム。
  12. （１２）前記チップキャリヤが長方形であり、各キャリ
    ヤが各長辺に２組の接続パッドを有し、かつ各短辺に１
    組の接続パッドを有する特許請求の範囲第１０項記載の
    システム。
  13. （１３）前記チップキャリヤが正方形であり、各キャリ
    ヤが各辺に位置付けされた２組の接続パッドを有する特
    許請求の範囲第１０項記載のシステム。
  14. （１４）前記チップキャリヤが正方形であり、各キャリ
    ヤが各辺の中心に位置付けされた１組の接続パッドを有
    する特許請求の範囲第１０項記載のシステム。
  15. （１５）前記本体が窒化アルミニウムより作られている
    特許請求の範囲第１項記載のシステム。
  16. （１６）前記接続パッドが前記キャリヤ本体の周囲にお
    いて前記チップに個々に接続された導電性の、実質的に
    半円筒形状の凹みである特許請求の範囲第１項記載のシ
    ステム。
  17. （１７）前記サブストレートが各対の前記対応する接続
    パッドを横切って延在する半田で覆われたかつ絶縁され
    たマイクロストリップを支持しており、フロー半田付け
    したときに半田が前記対応する接続パッドによって形成
    された円筒形状の空間内に上昇し、前記対応する接続パ
    ッドを電気的にかつ機械的に接続する特許請求の範囲第
    １６項記載のシステム。
  18. （１８）前記チップが機能回路と、該機能回路を前記接
    続パッドに接続するための前記機能回路を取囲むインタ
    フェース手段とを含む特許請求の範囲第１項記載のシス
    テム。
  19. （１９）前記機能回路がクロック及びデータを同時に搬
    送する低速度二方向回路及び高速度単方向データ回路を
    含み、前記インタフェース手段が低速度インタフェース
    及び高速度インタフェースを含む特許請求の範囲第１８
    項記載のシステム。
  20. （２０）前記高速度インタフェースが直列データ及び直
    列解除データ用のシフトレジスタを含む特許請求の範囲
    第１９項記載のシステム。
  21. （２１）前記高速度インタフェースがガリウムひ素、シ
    リコン上のガリウムひ素、及びシリコンよりなる群から
    選択された材料より形成されている特許請求の範囲第１
    ９項記載のシステム。
  22. （２２）前記機能回路がガリウムひ素、シリコン上のガ
    リウムひ素、及びシリコンよりなる群から選択された材
    料より形成されている特許請求の範囲第１９項記載のシ
    ステム。
  23. （２３）前記チップが機能回路と、外部の組合せ構成信
    号に応答して該機能回路を、組合せ構成及びデータ信号
    を前記接続パッドの選択されたものから及び選択された
    ものに受信及び送信するように選択的に切換えるための
    組合せ構成手段とを含む特許請求の範囲第１項記載のシ
    ステム。
  24. （２４）前記組合せ構成手段が低速度組合せ構成信号に
    応答して前記チップを組合せ構成するための静的組合せ
    構成手段と、高速度データ信号に応答して前記チップを
    組合せ構成するためのダイナミック組合せ構成手段とを
    含む特許請求の範囲第２３項記載のシステム。
  25. （２５）前記組合せ構成手段が前記機能回路の回路をそ
    の動作特性を変えるように組合せ構成する追加の能力を
    有する特許請求の範囲第２３項記載のシステム。
  26. （２６）前記チップが並列の入力及び出力を有し、前記
    チップが前記並列入力及び出力を前記接続パッドにおけ
    る単線の直列入力及び出力に変換するための直列及び直
    列解除回路手段を含む特許請求の範囲第１項記載のシス
    テム。
  27. （２７）相互接続されたリードレスチップキャリヤのモ
    ザイクを支持する回路板と、 該モザイクを外界に接続するためのコネクタブロックと
    、 前記モザイクを前記コネクタブロックに接続するための
    接続手段 とを具備することを特徴とする万能の集積回路モジュー
    ル。
  28. （２８）前記回路板と平行でかつ実質的に同一の広がり
    を有する第２の回路板と、これら回路板を機械的にも電
    気的にも相互接続する吸熱体とをさらに含む特許請求の
    範囲第２７項記載のモジュール。
  29. （２９）前記吸熱体が波形形状の材料から形成され、冷
    却流体がこの波形に沿って流れることを可能にしており
    、前記波形形状の材料が前記波形を横断する方向に形成
    された互いに入り込んだ細長い透孔を有している特許請
    求の範囲第２８項記載のモジュール。
  30. （３０）前記コネクタブロックが高速度信号用の光ファ
    イバコネクタ及び低速度信号用の電気コネクタを含む特
    許請求の範囲第２７項記載のモジュール。
  31. （３１）前記モジュールが他のモジュールに端部同志に
    より差し込み接続できるように前記電気コネクタが前記
    モジュールの一端部では雄形であり、他端部では雌形で
    ある特許請求の範囲第３０項記載のモジュール。
  32. （３２）前記接続手段が複数の前記チップキャリヤにリ
    ードレス接続されたドライバストリップを含み、該ドラ
    イバストリップが前記コネクタブロックを外界と接続す
    るためのドライバを組込んでいる特許請求の範囲第２７
    項記載のモジュール。
  33. （３３）背面を有するモジュールラックと、各モジュー
    ルが相互接続されたリードレスチップキャリヤのモザイ
    クを支持するとともに外界コネクタが形成されている回
    路板を含む、複数のモジュールを前記背面に解放可能に
    接続するための手段と、 選択されたモジュールを選択された他のモジュールの選
    択された外界コネクタに接続するための前記背面の手段 とを具備することを特徴とするモジュール化高性能集積
    回路デバイス。
  34. （３４）前記モジュールが、前記背面に接続されたとき
    に、同様の構造の他のモジュールが接続できるように配
    置された露出したコネクタを有する特許請求の範囲第３
    ３項記載のデバイス。
  35. （３５）狭い選択範囲の標準化できる部品から種々の複
    雑な高性能集積回路デバイスを組立てる方法において、 ソフトウェアで組合せ構成可能な集積回路チップを支持
    する複数のチップキャリヤを共通のサブストレート上に
    リードレスモザイクに組立てる段階と、 前記チップを電気信号によって組合せ構成して超大規模
    集積回路（ＶＬＳＩ）を形成する段階とからなることを
    特徴とする方法。
  36. （３６）前記チップが実質的に同一である特許請求の範
    囲第３５項記載の方法。
  37. （３７）前記チップのインタフェースが狭い選択範囲の
    標準化できるチップから選択される特許請求の範囲第３
    ６項記載の方法。
  38. （３８）ソフトウェアで組合せ構成可能なチップを支持
    するリードレス集積回路チップキャリヤのモザイクを共
    通のサブストレート上に含むモジュールより構成された
    高性能集積回路デバイスをテストする方法において、 前記モジュールのうちの１つのモジュールのチップを組
    合せ構成してテストデータを発生及び受信する、或は発
    生又は受信する段階と、 前記１つのモジュールをテストされるべきモジュールに
    接続する段階と、 前記１つのモジュールによって受信されたデータを検査
    して前記テストされるべきモジュールの動作を診断する
    段階 とからなることを特徴とする方法。
  39. （３９）前記デバイスが複数の相互接続されたモジュー
    ルを含み、前記モジュールのうちの前記１つのモジュー
    ルが該複数のモジュールの１つである特許請求の範囲第
    ３８項記載の方法。
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