JPH01150385A - 多層配線基板実装構造 - Google Patents

多層配線基板実装構造

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Publication number
JPH01150385A
JPH01150385A JP62310185A JP31018587A JPH01150385A JP H01150385 A JPH01150385 A JP H01150385A JP 62310185 A JP62310185 A JP 62310185A JP 31018587 A JP31018587 A JP 31018587A JP H01150385 A JPH01150385 A JP H01150385A
Authority
JP
Japan
Prior art keywords
board
multilayer wiring
mounting structure
input
substrate mounting
Prior art date
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Pending
Application number
JP62310185A
Other languages
English (en)
Inventor
Shinichi Hasegawa
真一 長谷川
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH01150385A publication Critical patent/JPH01150385A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
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    • H05K3/3431—Leadless components
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子愼器で用いられる多層配線基板の実装構
造に関するものである。
〔従来の技術〕
従来、高速大容量処理が要求される大型コンビーータ等
において、使用されている多層配線基板は、基板の表面
に入出力パッドを有しているか若しくは、第２図の従来
例に示したように基板裏面に多数のピンを有し、プリン
ト基板などの大型基板にコネクタ等を介して、搭載され
ている。図中、９は入出力ピン、１０はコネクタ、１１
はＬＳ　１１１２は多層配線層、１３は多層配線基板、
１４はセラミック配線基板、１７はプリント基板である
。
〔発明が解決しようとする問題点〕
先に述べたように、大型コンビエータ等において、使用
されている多層配線基板は、基板の表面に入出力パッド
を有しているか若しくは、基板裏面に多数のピンを有し
、プリント基板などの大型基板にコネクタ等を介して、
搭載されているが、基板表面のパッドから入出力端子を
得ようとすると、多層配線基板の高密度化を進めた場合
、多数の入出カバ、ドが必要となり、ＬＳＩを搭載する
基板表面の面積の大きな割合を、入出力パッドが占めて
しまい、ＬＳＩの基板への搭載密匿が減ってしまうとい
う欠点がある。そのため、第２図に示す様に基板の表面
でのＬＳＩの搭載密度を確保し且つ多数の入出力端子を
得るために基板の裏に多数のピンを立てた物が用いられ
ている。
この場合、従来用いられている、セラミックグリーンシ
ート内に信号配線も入れ多層化し一括焼成した後、ピン
をろう付けするプロセスでは、ビン強度の問題はない。
しかし、多層配線をさらに高速化高密度化にする為には
、セラミックやガラスセラミック等の積層基板の内層に
電源配線のみをあらかじめ形成しておき、次にこのセラ
ミックやガラスセラミ、クス等の積層基板の上に薄膜プ
ロセスを用いて、微細な信号配線を多層にわたって形成
すると言う方法が有効であるが、この場合多層配線形成
前にピンを立てると、強度的には確保されるが、工程中
での高温に耐えうる材料を用いなければならないため、
画格面で高価な上、工程中のハンドリングの悪さや、工
程中にピンが折れてしまったシ、ピンが基板から剥がれ
てしまう。
またコネクタからの脱層作業を何度も行うと、ピンが折
れてし１つたり剥がれてしまう。又、後からピンを立て
ようとすると、ピンの半田付は温度やろう付は温度が、
多層配線に使用している材料の耐熱温度より低い必要が
あるので、ピンの強度が得られにくく、ピン折れやビン
剥がれが生じてしまうというような欠点がある。また、
コネクタを介して基板を搭載すると、遅延時間や電圧ド
ロ、プなどに悪影響を及ぼしてしまう。
〔問題点を解決するだめの手段〕
本発明の多層配線基板実装構造は、多層配線基板のＬＳ
Ｉの実装面と反対の面に、入出力端子として、バンプを
有し、半田付けでプリント基板に、多層配線基板を搭載
していることを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は、本発明の第一の実施例の縦断面図である。
第１図に於て多層配線基板３の上に多層配線層２が形成
され、その上にＬＳＩＩが載っており、多層配線基板の
入出力端子であるバンプ５とプリント基板７の基板搭載
用パッド６が半田付け８で接続されている。なお、４は
セラミ、り配線基板である。
〔発明の効果〕
以上説明したように本発明は、プリント基板に多層配線
基板を半田付けで直接搭載することにより、コネクタに
よる遅延時間や電圧ドロップを解消できる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来例の
断面図である。 ３・・・・・・多層配線基板、５・旧・・バンプ、６・
・・・・・基板搭載用パッド、７・・・・・・プリント
基板、訃・・・・・半田付け。 代理人　弁理士　　内　原　　　晋

Claims (1)

    【特許請求の範囲】
  1. 多層配線基板の裏面に入出力端子としてのバンプを有し
    、このバンプとこの多層配線基板を搭載するプリント基
    板に形成されたパッドとを半田付けにより固定したこと
    を特徴とする多層配線基板実装構造。
JP62310185A 1987-12-07 1987-12-07 多層配線基板実装構造 Pending JPH01150385A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62310185A JPH01150385A (ja) 1987-12-07 1987-12-07 多層配線基板実装構造

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JP62310185A JPH01150385A (ja) 1987-12-07 1987-12-07 多層配線基板実装構造

Publications (1)

Publication Number Publication Date
JPH01150385A true JPH01150385A (ja) 1989-06-13

Family

ID=18002198

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62310185A Pending JPH01150385A (ja) 1987-12-07 1987-12-07 多層配線基板実装構造

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JP (1) JPH01150385A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5791586A (en) * 1980-11-29 1982-06-07 Tokyo Shibaura Electric Co Hybrid integrated circuit device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5791586A (en) * 1980-11-29 1982-06-07 Tokyo Shibaura Electric Co Hybrid integrated circuit device

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