JPH0115087B2 - - Google Patents
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- JPH0115087B2 JPH0115087B2 JP15084783A JP15084783A JPH0115087B2 JP H0115087 B2 JPH0115087 B2 JP H0115087B2 JP 15084783 A JP15084783 A JP 15084783A JP 15084783 A JP15084783 A JP 15084783A JP H0115087 B2 JPH0115087 B2 JP H0115087B2
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- Japan
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- signal
- analog
- digital
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- 238000006243 chemical reaction Methods 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 11
- 238000002485 combustion reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 17
- 238000003708 edge detection Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electrical Control Of Air Or Fuel Supplied To Internal-Combustion Engine (AREA)
- Combined Controls Of Internal Combustion Engines (AREA)
- Control By Computers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は、アナログ信号をデジタル信号に変換
するアナログ／デジタル変換方式に関する。
するアナログ／デジタル変換方式に関する。
背景技術
第１図は、先行技術におけるアナログ／デジタ
ル変換方式を示すブロツク図である。アナログ／
デジタルコンバータＡにおけるマルチプレクサ１
の端子Ｍ１〜Miには電圧Ｖ１〜Viが与えられる。
マルチプレクサ１の出力は、ライン２を介して電
池３の負極に接続される。電池３の正極は、バツ
フアゲート４およびスイツチ５を介して比較器６
の非反転入力端子に接続される。比較器６の非反
転入力端子と接地間には、定電流源７およびコン
デンサ８が接続される。比較器６の反転入力端子
には、電池９の正極が接続される。比較器６の出
力は、端子１０に接続される。ライン１１は端子
１２に接続され、ライン１１に与えられる信号が
ハイレベルのとき、スイツチ５はオープンする。
ライン１３は端子１４に接続され、ライン１３に
伝送される信号によつて、マルチプレクサ１の出
力がセレクトされる。
ル変換方式を示すブロツク図である。アナログ／
デジタルコンバータＡにおけるマルチプレクサ１
の端子Ｍ１〜Miには電圧Ｖ１〜Viが与えられる。
マルチプレクサ１の出力は、ライン２を介して電
池３の負極に接続される。電池３の正極は、バツ
フアゲート４およびスイツチ５を介して比較器６
の非反転入力端子に接続される。比較器６の非反
転入力端子と接地間には、定電流源７およびコン
デンサ８が接続される。比較器６の反転入力端子
には、電池９の正極が接続される。比較器６の出
力は、端子１０に接続される。ライン１１は端子
１２に接続され、ライン１１に与えられる信号が
ハイレベルのとき、スイツチ５はオープンする。
ライン１３は端子１４に接続され、ライン１３に
伝送される信号によつて、マルチプレクサ１の出
力がセレクトされる。
マイクロコンピユータＢにおけるエツジ検出回
路１５における端子１６は、アナログ／デジタル
コンバータＡの端子１０に接続される。また端子
１７は端子１２に、端子１８は端子１４にそれぞ
れ接続される。エツヂ検出回路１５は、ライン１
９を介して第１の変換完了信号を送出し、またラ
イン２１を介してセーブレジスタ２２に接続され
る。フリーランカウンタ２３にはクロツク信号が
与えられ、フリーランカウンタ２３の出力はセー
ブレジスタ２２に接続される。
路１５における端子１６は、アナログ／デジタル
コンバータＡの端子１０に接続される。また端子
１７は端子１２に、端子１８は端子１４にそれぞ
れ接続される。エツヂ検出回路１５は、ライン１
９を介して第１の変換完了信号を送出し、またラ
イン２１を介してセーブレジスタ２２に接続され
る。フリーランカウンタ２３にはクロツク信号が
与えられ、フリーランカウンタ２３の出力はセー
ブレジスタ２２に接続される。
ここで第２図の波形図を参照して、前記第１図
示の先行技術の動作を説明する。第２図１は、第
１図のコンデンサ８の電位を示す波形図である。
電圧VBE１は電池３の電圧であり、電圧VBE２
は比較器６の反転入力端子に与えられる電圧であ
る。たとえば、アナログ／デジタルコンバータＡ
の端子Miに与えられた正常なアナログ信号をデ
ジタル信号に変換した場合は、第２図１の実線で
示すような波形になる。マイクロプロセツサＢの
端子１７に与えられる第２図２の信号の立上がり
で時刻ｔ１を読み込み、変換時間経過後の時刻ｔ
２では、第２図３に示すストツプ信号が立下がり
セーブレジスタ２２に時刻ｔ２が記憶されると同
時に、第２図４に示す第１の変換完了信号２０が
セツトされる。
示の先行技術の動作を説明する。第２図１は、第
１図のコンデンサ８の電位を示す波形図である。
電圧VBE１は電池３の電圧であり、電圧VBE２
は比較器６の反転入力端子に与えられる電圧であ
る。たとえば、アナログ／デジタルコンバータＡ
の端子Miに与えられた正常なアナログ信号をデ
ジタル信号に変換した場合は、第２図１の実線で
示すような波形になる。マイクロプロセツサＢの
端子１７に与えられる第２図２の信号の立上がり
で時刻ｔ１を読み込み、変換時間経過後の時刻ｔ
２では、第２図３に示すストツプ信号が立下がり
セーブレジスタ２２に時刻ｔ２が記憶されると同
時に、第２図４に示す第１の変換完了信号２０が
セツトされる。
第２図の破線で示したようにアースレベルより
も低い電圧を変換する場合、第２図３の破線で示
すようにストツプ信号が変化しないため終了時刻
も記憶されないし、第１の変換完了信号２０もセ
ツトされないことになる。このような場合いつま
でも変換の終了を待つことになり、以後の制御に
不具合をもたらすことになる。実際には、このよ
うな不具合に至らない様に事前に設計措置が取ら
れる。たとえば、負電圧レベルの最大値（制御器
のアースレベルやセンサのアースレベル）を想定
し、電圧VBE１をその最大値以上に設定し、ど
のような入力でも必ずコンデンサＣの電位が電圧
VBE２以上になるように設計する。しかしこの
場合は、電圧VBE１＋Viの最大値が規制されて
いるため必然的に電圧Viの最大値が圧縮され、
アナログ／デジタル変換の精度が悪くなる。
も低い電圧を変換する場合、第２図３の破線で示
すようにストツプ信号が変化しないため終了時刻
も記憶されないし、第１の変換完了信号２０もセ
ツトされないことになる。このような場合いつま
でも変換の終了を待つことになり、以後の制御に
不具合をもたらすことになる。実際には、このよ
うな不具合に至らない様に事前に設計措置が取ら
れる。たとえば、負電圧レベルの最大値（制御器
のアースレベルやセンサのアースレベル）を想定
し、電圧VBE１をその最大値以上に設定し、ど
のような入力でも必ずコンデンサＣの電位が電圧
VBE２以上になるように設計する。しかしこの
場合は、電圧VBE１＋Viの最大値が規制されて
いるため必然的に電圧Viの最大値が圧縮され、
アナログ／デジタル変換の精度が悪くなる。
目 的
本発明の目的は、上述の技術的課題を解決し、
アナログ／デジタル変換の精度を上昇させるアナ
ログ／デジタル変換方式を提供することである。
アナログ／デジタル変換の精度を上昇させるアナ
ログ／デジタル変換方式を提供することである。
実施例
第３図は、本発明の一実施例のブロツク図であ
る。アナログ／デジタルコンバータＡ１の各端子
Ｐ１〜Piには、信号Ｖ１〜Viがそれぞれ与えら
れる。アナログ／デジタルコンバータＡ１の端子
Ｑ１〜Ｑ３は、処理回路であるマイクロコンピユ
ータＢ１の端子Ｂ２〜Ｂ４にそれぞれ接続され
る。端子Ｂ２に与えられたスタート信号と、端子
Ｂ３に与えられたストツプ信号の反転信号のアン
ドによつて、第２の変換完了信号Ｂ５が発生す
る。また端子Ｂ３に与えられた信号は、エツジ検
出回路Ｂ６を介して第１の変換完了信号を発生さ
せる。エツジ検出回路Ｂ６の出力は、ラインｌ１
を介してセーブレジスタＢ９に与えられる。フリ
ーランカウンタＢ８にはクロツク信号が与えら
れ、フリーランカウンタＢ８の出力はセーブレジ
スタＢ９に与えられる。
る。アナログ／デジタルコンバータＡ１の各端子
Ｐ１〜Piには、信号Ｖ１〜Viがそれぞれ与えら
れる。アナログ／デジタルコンバータＡ１の端子
Ｑ１〜Ｑ３は、処理回路であるマイクロコンピユ
ータＢ１の端子Ｂ２〜Ｂ４にそれぞれ接続され
る。端子Ｂ２に与えられたスタート信号と、端子
Ｂ３に与えられたストツプ信号の反転信号のアン
ドによつて、第２の変換完了信号Ｂ５が発生す
る。また端子Ｂ３に与えられた信号は、エツジ検
出回路Ｂ６を介して第１の変換完了信号を発生さ
せる。エツジ検出回路Ｂ６の出力は、ラインｌ１
を介してセーブレジスタＢ９に与えられる。フリ
ーランカウンタＢ８にはクロツク信号が与えら
れ、フリーランカウンタＢ８の出力はセーブレジ
スタＢ９に与えられる。
ここで第４図の波形図を参照して、第３図に示
すブロツク図の動作を説明する。アナログ／デジ
タルコンバータＡ１の回路構成は、第１図に示す
アナログ／デジタルコンバータＡの回路構成と同
じである。第４図１〜第４図４に示す波形図は、
第２図１〜第２図４に示す波形図と同じである。
たとえば、前述したようにアナログ／デジタルコ
ンバータＡ１の端子Piに与えられた正常なアナロ
グ信号をデジタル信号に変換した場合は、第４図
において実線で示すような波形になる。マイクロ
コンピユータＢ１は、端子Ｂ２に与えられる第４
図２のスタート信号の立上がりでフリーランカウ
ンタＢ８からスタート時刻ｔ１を読み込み、図示
せぬアキユムレータに記憶する。そして変換時間
経過後の時刻ｔ２では、第４図３に示すストツプ
信号が立下がり、この立下がりエツジ検出回路Ｂ
６で検出され、その検出信号がラインｌ１を介し
て出力される。この検出信号により、フリーラン
カウンタＢ８の値がセーブレジスタＢ９に終了時
刻ｔ２として記憶される。それと同時に第４図４
の実線に示す第１の変換完了信号Ｂ７が、エツジ
検出回路Ｂ６から出力され、セツトされる。また
ストツプ信号Ｂ３の立下がりに同期して、第４図
５の実線で示す第２の変換完了信号がセツトされ
る。
すブロツク図の動作を説明する。アナログ／デジ
タルコンバータＡ１の回路構成は、第１図に示す
アナログ／デジタルコンバータＡの回路構成と同
じである。第４図１〜第４図４に示す波形図は、
第２図１〜第２図４に示す波形図と同じである。
たとえば、前述したようにアナログ／デジタルコ
ンバータＡ１の端子Piに与えられた正常なアナロ
グ信号をデジタル信号に変換した場合は、第４図
において実線で示すような波形になる。マイクロ
コンピユータＢ１は、端子Ｂ２に与えられる第４
図２のスタート信号の立上がりでフリーランカウ
ンタＢ８からスタート時刻ｔ１を読み込み、図示
せぬアキユムレータに記憶する。そして変換時間
経過後の時刻ｔ２では、第４図３に示すストツプ
信号が立下がり、この立下がりエツジ検出回路Ｂ
６で検出され、その検出信号がラインｌ１を介し
て出力される。この検出信号により、フリーラン
カウンタＢ８の値がセーブレジスタＢ９に終了時
刻ｔ２として記憶される。それと同時に第４図４
の実線に示す第１の変換完了信号Ｂ７が、エツジ
検出回路Ｂ６から出力され、セツトされる。また
ストツプ信号Ｂ３の立下がりに同期して、第４図
５の実線で示す第２の変換完了信号がセツトされ
る。
次に第４図１の破線で示すようにアースレベル
よりも低い電圧を変換する場合、第４図３の破線
で示すようにストツプ信号が変化しないため、エ
ツジ検出回路Ｂ６から検出信号が出力されない。
そのため、セーブレジスタＢ９に終了時刻が記憶
されず、また、第４図４の破線で示すように第１
の変換完了信号Ｂ７もセツトされない。しかし第
４図２のスタート信号の立上がりで第４図５の破
線で示すように第２の変換完了信号Ｂ５がセツト
される。
よりも低い電圧を変換する場合、第４図３の破線
で示すようにストツプ信号が変化しないため、エ
ツジ検出回路Ｂ６から検出信号が出力されない。
そのため、セーブレジスタＢ９に終了時刻が記憶
されず、また、第４図４の破線で示すように第１
の変換完了信号Ｂ７もセツトされない。しかし第
４図２のスタート信号の立上がりで第４図５の破
線で示すように第２の変換完了信号Ｂ５がセツト
される。
マイクロコンピユータＢ１は、第２の変換完了
信号がセツトされたことを検出して、次の処理に
移行する。すなわち今回のアナログ／デジタル変
換が正常に終了したものか否かを判断するため
に、第１の変換完了信号Ｂ７の状態を調べ、第１
の変換完了信号Ｂ７がセツトされていれば、正常
に終了したものと判断して、前記スタート時刻と
セーブレジスタＢ９に記憶されている終了時刻と
の差を求め、デジタル値を算出する。また、第１
の変換完了信号Ｂ７がセツトされていなければ、
異常と判断して異常処理を行う。たとえば、今回
変換したアナログ電圧をゼロＶとして処理する。
信号がセツトされたことを検出して、次の処理に
移行する。すなわち今回のアナログ／デジタル変
換が正常に終了したものか否かを判断するため
に、第１の変換完了信号Ｂ７の状態を調べ、第１
の変換完了信号Ｂ７がセツトされていれば、正常
に終了したものと判断して、前記スタート時刻と
セーブレジスタＢ９に記憶されている終了時刻と
の差を求め、デジタル値を算出する。また、第１
の変換完了信号Ｂ７がセツトされていなければ、
異常と判断して異常処理を行う。たとえば、今回
変換したアナログ電圧をゼロＶとして処理する。
このように本実施例では、従来のように第１の
変換終了信号で次の処理に移行するのではなく、
アナログ／デジタル変換の終了が正常な場合でも
異常な場合でも、必ず発生する第２の変換終了信
号で次の処理に移行するように構成したので、負
電圧のアナログ／デジタル変換時にも変換完了
後、直ちに変換後の処理ルーチンにプログラム処
理を移行させることができる。
変換終了信号で次の処理に移行するのではなく、
アナログ／デジタル変換の終了が正常な場合でも
異常な場合でも、必ず発生する第２の変換終了信
号で次の処理に移行するように構成したので、負
電圧のアナログ／デジタル変換時にも変換完了
後、直ちに変換後の処理ルーチンにプログラム処
理を移行させることができる。
第５図は、マイクロコンピユータＢ１の動作を
説明するためのフローチヤートである。アナロ
グ／デジタル変換処理ルーチンに入り、ステツプ
ｎ１からステツプｎ２に移る。ステツプｎ２で
は、第２の変換完了信号がセツトされているか否
かが判断され、セツトされているときステツプｎ
３に移り、セツトされていないときステツプｎ７
に移りリターンする。ステツプｎ３では、アナロ
グ／デジタルコンバータＡ１の端子Ｐ１〜Piに与
えられる信号Ｖ１〜Viのアナログ／デジタル信
号変換準備、たとえば信号Ｖ１の変換が完了後次
の信号Ｖ２の変換を行なうチヤンネル選択および
電圧Ｖ２のチヤージを行なう。ステツプｎ４で
は、今回の変換時間をセーブする。ステツプｎ５
では、第１の変換完了信号がセツトされているか
否かが判断され、セツトされているときステツプ
ｎ６に移り、セツトされていないときステツプｎ
８に移る。ステツプｎ６では、第４図で説明した
ようなアナログ／デジタル変換関係処理を実行す
る。ステツプｎ８では、前述したような負電圧変
換として0V相等処理を実行する。
説明するためのフローチヤートである。アナロ
グ／デジタル変換処理ルーチンに入り、ステツプ
ｎ１からステツプｎ２に移る。ステツプｎ２で
は、第２の変換完了信号がセツトされているか否
かが判断され、セツトされているときステツプｎ
３に移り、セツトされていないときステツプｎ７
に移りリターンする。ステツプｎ３では、アナロ
グ／デジタルコンバータＡ１の端子Ｐ１〜Piに与
えられる信号Ｖ１〜Viのアナログ／デジタル信
号変換準備、たとえば信号Ｖ１の変換が完了後次
の信号Ｖ２の変換を行なうチヤンネル選択および
電圧Ｖ２のチヤージを行なう。ステツプｎ４で
は、今回の変換時間をセーブする。ステツプｎ５
では、第１の変換完了信号がセツトされているか
否かが判断され、セツトされているときステツプ
ｎ６に移り、セツトされていないときステツプｎ
８に移る。ステツプｎ６では、第４図で説明した
ようなアナログ／デジタル変換関係処理を実行す
る。ステツプｎ８では、前述したような負電圧変
換として0V相等処理を実行する。
効 果
以上のように本発明によれば、アナログ／デジ
タルコンバータの精度を劣化させることなく、ま
た負電位のアナログ／デジタル変換時にも、変換
完了後、直ちに変換後の処理ルーチンにプログラ
ム処理を移行させることができる。
タルコンバータの精度を劣化させることなく、ま
た負電位のアナログ／デジタル変換時にも、変換
完了後、直ちに変換後の処理ルーチンにプログラ
ム処理を移行させることができる。
第１図は先行技術のアナログ／デジタル変換方
式の電気的構成を示すブロツク図、第２図は第１
図のブロツク図の動作を説明するための波形図、
第３図は本発明の一実施例のブロツク図、第４図
は第３図のブロツク図の動作を説明するための波
形図、第５図は第３図のブロツク図の動作を説明
するためのフローチヤートである。 Ａ１……アナログ／デジタルコンバータ、Ｂ１
……マイクコンピユータ。
式の電気的構成を示すブロツク図、第２図は第１
図のブロツク図の動作を説明するための波形図、
第３図は本発明の一実施例のブロツク図、第４図
は第３図のブロツク図の動作を説明するための波
形図、第５図は第３図のブロツク図の動作を説明
するためのフローチヤートである。 Ａ１……アナログ／デジタルコンバータ、Ｂ１
……マイクコンピユータ。
Claims (1)
- １ 内燃機関制御用のマイクロプロセツサを用い
た制御器において、アナログ電圧をデジタル量に
変換するためにアナログ電圧に関係したパルスを
発生させ、かつ該パルスの変換終了時のエツヂ
で、第１の変換完了信号を発生させるアナログ／
デジタル変換方式において、変換のスタート信号
と、該パルス信号とから第２の変換完了信号を発
生させ、該第２の変換完了信号で変換後の処理ル
ーチンにプログラム処理を移行し、該処理ルーチ
ン中で変換が正常に終了したかどうかを該第１の
変換完了信号で判断することを特徴とするアナロ
グ／デジタル変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15084783A JPS6041122A (ja) | 1983-08-16 | 1983-08-16 | アナログ／デジタル変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15084783A JPS6041122A (ja) | 1983-08-16 | 1983-08-16 | アナログ／デジタル変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041122A JPS6041122A (ja) | 1985-03-04 |
| JPH0115087B2 true JPH0115087B2 (ja) | 1989-03-15 |
Family
ID=15505674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15084783A Granted JPS6041122A (ja) | 1983-08-16 | 1983-08-16 | アナログ／デジタル変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7578040B2 (en) | 2002-01-25 | 2009-08-25 | Bapco Closures Research Limited | Container closures |
-
1983
- 1983-08-16 JP JP15084783A patent/JPS6041122A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7578040B2 (en) | 2002-01-25 | 2009-08-25 | Bapco Closures Research Limited | Container closures |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6041122A (ja) | 1985-03-04 |
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