JPH0115088B2 - - Google Patents
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- JPH0115088B2 JPH0115088B2 JP59035682A JP3568284A JPH0115088B2 JP H0115088 B2 JPH0115088 B2 JP H0115088B2 JP 59035682 A JP59035682 A JP 59035682A JP 3568284 A JP3568284 A JP 3568284A JP H0115088 B2 JPH0115088 B2 JP H0115088B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プロセツサ等のアクセス源に対し入
出力制御装置を含む複数のパスに入出力装置を接
続した入出力システムにおいて、障害等の再試行
時に入出力装置が空いているパスを利用して再試
行を行う再試行制御方式に関する。
出力制御装置を含む複数のパスに入出力装置を接
続した入出力システムにおいて、障害等の再試行
時に入出力装置が空いているパスを利用して再試
行を行う再試行制御方式に関する。
プロセツサが所望の処理を行うために、入出力
装置が接続される。入出力装置の内特に磁気デイ
スク装置の如くメカ動作の必要なものは、プロセ
ツサのチヤネルに入出力装置を制御する入出力制
御装置を設け、入出力制御装置を介し入出力装置
を制御する様にしている。
装置が接続される。入出力装置の内特に磁気デイ
スク装置の如くメカ動作の必要なものは、プロセ
ツサのチヤネルに入出力装置を制御する入出力制
御装置を設け、入出力制御装置を介し入出力装置
を制御する様にしている。
この様に入出力制御装置と入出力装置とが接続
され、入出力システムを構成しているが、入出力
装置が複数台接続されている場合には、１つの入
出力装置が入出力制御装置と結合している間は、
入出力制御装置は他の入出力装置へのアクセスを
行なうことができない。従つて入出力制御装置の
制御を要しない入出力装置のメカ動作の間も入出
力制御装置が占有されてしまい、他の入出力装置
へのアクセスを行なうことができないため、特に
DASD（Direct Access Storage Device）の場合
には、プロセツサを待たせる時間が長くなる。こ
のため、入出力装置のつき放し制御機能および動
的パス選択機能を持つ入出力システムが開発され
ている。
され、入出力システムを構成しているが、入出力
装置が複数台接続されている場合には、１つの入
出力装置が入出力制御装置と結合している間は、
入出力制御装置は他の入出力装置へのアクセスを
行なうことができない。従つて入出力制御装置の
制御を要しない入出力装置のメカ動作の間も入出
力制御装置が占有されてしまい、他の入出力装置
へのアクセスを行なうことができないため、特に
DASD（Direct Access Storage Device）の場合
には、プロセツサを待たせる時間が長くなる。こ
のため、入出力装置のつき放し制御機能および動
的パス選択機能を持つ入出力システムが開発され
ている。
係る動的パス選択機能を持つ入出力システムに
おいては、各入出力装置は、アクセス源であるプ
ロセツサに対し入出力制御装置を含む複数のパス
の各々に接続され、いずれかのパスを選択して、
そのパスの入出力制御装置と結合できる様に構成
されている。そして１つの入出力制御装置が入出
力装置を結合して起動した後、入出力装置を切離
してメカ動作を行なわしめるとともにその入出力
制御装置が他の入出力装置の起動を可能とする。
更に、入出力装置がメカ動作の終了後は空いてい
るパスを利用してそのパスの入出力制御装置と再
結合してデータのやりとりを行なう様にしてい
る。この様に起動後空いているパスの入出力制御
装置と再結合されるため、起動したパスの入出力
制御装置と別のパスの入出力制御装置と再結合す
ることもあり、このため切離し時にパス制御情報
をメモリに格納しておく必要がある。
おいては、各入出力装置は、アクセス源であるプ
ロセツサに対し入出力制御装置を含む複数のパス
の各々に接続され、いずれかのパスを選択して、
そのパスの入出力制御装置と結合できる様に構成
されている。そして１つの入出力制御装置が入出
力装置を結合して起動した後、入出力装置を切離
してメカ動作を行なわしめるとともにその入出力
制御装置が他の入出力装置の起動を可能とする。
更に、入出力装置がメカ動作の終了後は空いてい
るパスを利用してそのパスの入出力制御装置と再
結合してデータのやりとりを行なう様にしてい
る。この様に起動後空いているパスの入出力制御
装置と再結合されるため、起動したパスの入出力
制御装置と別のパスの入出力制御装置と再結合す
ることもあり、このため切離し時にパス制御情報
をメモリに格納しておく必要がある。
一方、入出力装置と入出力制御装置とが結合又
は再結合中において、これらの間にデータ転送が
行なわれている時にデータのエラーや動作エラー
が検出されると、再試行（リトライ）が行なわれ
る。この再試行は再結合中に行なわれるため、入
出力装置は同一のパスを利用して入出力制御装置
との間で再試行を行なうため、そのパス自体の障
害、例えばケーブルの障害や入出力制御装置の内
部回路の障害等の場合には、複数回の再試行を行
つてもリトライアウトしてしまい、そのパスで無
駄な再試行が行なわれてしまうという問題があつ
た。
は再結合中において、これらの間にデータ転送が
行なわれている時にデータのエラーや動作エラー
が検出されると、再試行（リトライ）が行なわれ
る。この再試行は再結合中に行なわれるため、入
出力装置は同一のパスを利用して入出力制御装置
との間で再試行を行なうため、そのパス自体の障
害、例えばケーブルの障害や入出力制御装置の内
部回路の障害等の場合には、複数回の再試行を行
つてもリトライアウトしてしまい、そのパスで無
駄な再試行が行なわれてしまうという問題があつ
た。
本発明の目的は、パス固有の障害の場合でも無
駄な再試行を行なうことなく回復しうる入出力シ
ステムの再試行制御方法を提供するにある。
駄な再試行を行なうことなく回復しうる入出力シ
ステムの再試行制御方法を提供するにある。
上述の目的の達成のため、本発明は、共通のア
クセス源に接続され各々入出力制御装置を含む複
数のパスと、該複数のパスの各々に接続される入
出力装置と、パス制御情報を保持するメモリとを
有し、一のパスに該入出力装置を結合して起動し
た後、該メモリにパス制御情報を書込んだ上、該
パスの占有解除を行い、該入出力装置が準備完了
した後空いているパスに該メモリのパス制御情報
を参照して再結合してデータの転送を行う入出力
システムにおいて、該入出力制御装置により、該
結合又は再結合中にエラーが検出された際に、該
結合又は再結合したパスの占有解除を行うととも
に、該入出力制御装置が該メモリに再試行情報を
格納せしめ、該入出力装置が再試行のため結合要
求を発した時に空いているパスと該入出力装置と
を再結合せしめ、該メモリの再試行情報に基づい
て該入出力制御装置が該入出力装置の再試行制御
を行うことを特徴としている。
クセス源に接続され各々入出力制御装置を含む複
数のパスと、該複数のパスの各々に接続される入
出力装置と、パス制御情報を保持するメモリとを
有し、一のパスに該入出力装置を結合して起動し
た後、該メモリにパス制御情報を書込んだ上、該
パスの占有解除を行い、該入出力装置が準備完了
した後空いているパスに該メモリのパス制御情報
を参照して再結合してデータの転送を行う入出力
システムにおいて、該入出力制御装置により、該
結合又は再結合中にエラーが検出された際に、該
結合又は再結合したパスの占有解除を行うととも
に、該入出力制御装置が該メモリに再試行情報を
格納せしめ、該入出力装置が再試行のため結合要
求を発した時に空いているパスと該入出力装置と
を再結合せしめ、該メモリの再試行情報に基づい
て該入出力制御装置が該入出力装置の再試行制御
を行うことを特徴としている。
以下、本発明を実施例により詳細に説明する。
第１図は本発明に係る動的パス選択機能を有す
る入出力システムのブロツク図であり、DASDサ
ブシステムを示している。
る入出力システムのブロツク図であり、DASDサ
ブシステムを示している。
図中、１はプロセツサ（アクセス源）であり、
入出力システムをアクセスしてデータ処理を行な
うものであり、２つのチヤネル部１ａ，１ｂを有
しているもの、DKCは磁気デイスク（入出力）
制御装置であり、各々プロセツサ１のチヤネル部
１ａ，１ｂに接続されるもの、２，４は制御部
（以下デイレクタと称す）であり、磁気デイスク
制御装置の制御部を構成し、プロセツサ１のチヤ
ネル部１ａ，１ｂからアクセス要求を受け、所望
の処理を行なつてデータのやりとりを行なうも
の。３，５はアダプタであり、各々アダプタ制御
部３０，５０及びメモリ３１，５１とで構成さ
れ、アダプタ制御部３０，５０はデイレクタ２，
４からの指令を判別し、メモリ３１，５１又は後
述する磁気デイスクへ選択送出するとともにシリ
アル―パラレル変換を行うもの、メモリ３１，５
１はパス制御情報を格納するものである。
入出力システムをアクセスしてデータ処理を行な
うものであり、２つのチヤネル部１ａ，１ｂを有
しているもの、DKCは磁気デイスク（入出力）
制御装置であり、各々プロセツサ１のチヤネル部
１ａ，１ｂに接続されるもの、２，４は制御部
（以下デイレクタと称す）であり、磁気デイスク
制御装置の制御部を構成し、プロセツサ１のチヤ
ネル部１ａ，１ｂからアクセス要求を受け、所望
の処理を行なつてデータのやりとりを行なうも
の。３，５はアダプタであり、各々アダプタ制御
部３０，５０及びメモリ３１，５１とで構成さ
れ、アダプタ制御部３０，５０はデイレクタ２，
４からの指令を判別し、メモリ３１，５１又は後
述する磁気デイスクへ選択送出するとともにシリ
アル―パラレル変換を行うもの、メモリ３１，５
１はパス制御情報を格納するものである。
６０，６１…６ｎは磁気デイスク（装置）であ
り、各々後述するケーブルを介しアダプタ３，５
に接続されるもの、７，８は第１、第２のケーブ
ルであり、各磁気デイスク６０，６１…６ｎを２
つの磁気デイスク制御装置DKCの各々に接続さ
せるもの、９ａ，９ｂは制御線であり、各磁気デ
イスク６０，６１…６ｎが各磁気デイスク制御装
置DKCに制御信号（割込み信号）を通知するた
めのものである。
り、各々後述するケーブルを介しアダプタ３，５
に接続されるもの、７，８は第１、第２のケーブ
ルであり、各磁気デイスク６０，６１…６ｎを２
つの磁気デイスク制御装置DKCの各々に接続さ
せるもの、９ａ，９ｂは制御線であり、各磁気デ
イスク６０，６１…６ｎが各磁気デイスク制御装
置DKCに制御信号（割込み信号）を通知するた
めのものである。
この様に、動的パス選択機能を有する入出力シ
ステムでは、プロセツサ１等のアクセス源に対
し、各磁気デイスク（入出力装置）６０〜６ｎは
各々磁気デイスク制御装置（入出力制御装置）
DKCを含む２つのパスで接続され、いずれかの
パスを利用してアクセスされる様に構成されてお
り、各パスの磁気デイスク制御装置DKCがアク
セス源であるプロセツサ１の指令により磁気デイ
スクを制御する様にしている。
ステムでは、プロセツサ１等のアクセス源に対
し、各磁気デイスク（入出力装置）６０〜６ｎは
各々磁気デイスク制御装置（入出力制御装置）
DKCを含む２つのパスで接続され、いずれかの
パスを利用してアクセスされる様に構成されてお
り、各パスの磁気デイスク制御装置DKCがアク
セス源であるプロセツサ１の指令により磁気デイ
スクを制御する様にしている。
次に、第１図実施例構成の動的パス選択動作を
第２図動作説明図及び第４図タイムチヤートによ
り説明する。
第２図動作説明図及び第４図タイムチヤートによ
り説明する。
プロセツサ１が磁気デイスクをアクセスする
時には、プロセツサ１はチヤネル部１ａ又は１
ｂよりデイレクタ２又は４にアクセス要求（リ
ード／ライト、指令アドレス）を発する。磁気
デイスク６０をアクセスするには、デイレクタ
２はアダプタ３を介しメモリ３１，５１の内容
を読出し、磁気デイスク６０が使用中でないか
を判別し、使用中でなければ、デイレクタ２は
アダプタ３を介し磁気デイスク６０に起動命令
を与え、ケーブル７を介し磁気デイスク６０と
結合する（第２図Ａ）。
時には、プロセツサ１はチヤネル部１ａ又は１
ｂよりデイレクタ２又は４にアクセス要求（リ
ード／ライト、指令アドレス）を発する。磁気
デイスク６０をアクセスするには、デイレクタ
２はアダプタ３を介しメモリ３１，５１の内容
を読出し、磁気デイスク６０が使用中でないか
を判別し、使用中でなければ、デイレクタ２は
アダプタ３を介し磁気デイスク６０に起動命令
を与え、ケーブル７を介し磁気デイスク６０と
結合する（第２図Ａ）。
これによつて、デイレクタ２は磁気デイスク
６０にリード／ライト命令及びトラツク、シリ
ンダアドレスを転送する。
６０にリード／ライト命令及びトラツク、シリ
ンダアドレスを転送する。
この転送の終了によつて磁気デイスク６０か
ら応答信号を得ると、デイレクタ２はメモリ３
１及び５１にアダプタ３を介しパスグループ情
報（使用したパスのグループ名）及びデバイス
固有情報（アクセスの状態、デバイスアドル
ス、トラツク、シリンダアドレス等）を書込
み、磁気デイスク６０への制御を止め、パスの
占有を解除して突き離す（第２図Ｃ）。磁気デ
イスク６０は上述の与えられた命令、アドレス
に基き、ヘツドのシーク動作を開始する。
ら応答信号を得ると、デイレクタ２はメモリ３
１及び５１にアダプタ３を介しパスグループ情
報（使用したパスのグループ名）及びデバイス
固有情報（アクセスの状態、デバイスアドル
ス、トラツク、シリンダアドレス等）を書込
み、磁気デイスク６０への制御を止め、パスの
占有を解除して突き離す（第２図Ｃ）。磁気デ
イスク６０は上述の与えられた命令、アドレス
に基き、ヘツドのシーク動作を開始する。
次に、磁気デイスク６０のシーク動作が完了
すると、準備完了信号が制御線９ａ，９ｂを介
しアダプタ３，５に与えられる。この時、デイ
レクタ２、アダプタ３、ケーブル７の第１のパ
スが他の磁気デイスクと結合中であり、デイレ
クタ４、アダプタ５、ケーブル８の第２のパス
が空であるとすると、この完了信号は、デイレ
クタ４に受付けられる。この時、デイレクタ４
はメモリ５１のパスグループ情報を読出し、ス
テツプで結合した第１のパスが自己の第２の
パスと同一のグループ、即ち、同一のプロセツ
サ１に対するものかを確認し、この完了信号を
受付け、デイレクタ４はアダプタ５を介しケー
ブル８により磁気デイスク６０と再結合する。
（第２図Ｄ）。
すると、準備完了信号が制御線９ａ，９ｂを介
しアダプタ３，５に与えられる。この時、デイ
レクタ２、アダプタ３、ケーブル７の第１のパ
スが他の磁気デイスクと結合中であり、デイレ
クタ４、アダプタ５、ケーブル８の第２のパス
が空であるとすると、この完了信号は、デイレ
クタ４に受付けられる。この時、デイレクタ４
はメモリ５１のパスグループ情報を読出し、ス
テツプで結合した第１のパスが自己の第２の
パスと同一のグループ、即ち、同一のプロセツ
サ１に対するものかを確認し、この完了信号を
受付け、デイレクタ４はアダプタ５を介しケー
ブル８により磁気デイスク６０と再結合する。
（第２図Ｄ）。
これによつてデイレクタ４と磁気デイスク６
０間でデータの転送が行なわれ、磁気デイスク
６０からのデータの読取り、又はデータの書込
が実行される。
０間でデータの転送が行なわれ、磁気デイスク
６０からのデータの読取り、又はデータの書込
が実行される。
データの転送が終了すると、デイレクタ４は
アダプタ５を介しメモリ３１，５１の当該磁気
デイスク６０に対応する内容を消去する。
アダプタ５を介しメモリ３１，５１の当該磁気
デイスク６０に対応する内容を消去する。
一方、ステツプ，中に、磁気デイスク６
０へのアクセスが、例えばチヤネル部１ｂを介
し生じた時は、デイレクタ４がアダプタ５を介
しメモリ３１，５１の内容を読出し、磁気デイ
スク６０が使用中であることを確認して、アク
セスの不許可をチヤネル部１ｂへ返し、競合起
動を防止する。逆に第２図Ｂの如く磁気デイス
ク６１へのアクセスがチヤネル部１を介し生じ
た時は、デイレクタ４がアダプタ５を介し、メ
モリ３１，５１の内容から使用中でないことを
確認し、磁気デイスク６１とアダプタ５、ケー
ブル８を介しデイレクタ４が結合し、同時動作
が行なわれる。
０へのアクセスが、例えばチヤネル部１ｂを介
し生じた時は、デイレクタ４がアダプタ５を介
しメモリ３１，５１の内容を読出し、磁気デイ
スク６０が使用中であることを確認して、アク
セスの不許可をチヤネル部１ｂへ返し、競合起
動を防止する。逆に第２図Ｂの如く磁気デイス
ク６１へのアクセスがチヤネル部１を介し生じ
た時は、デイレクタ４がアダプタ５を介し、メ
モリ３１，５１の内容から使用中でないことを
確認し、磁気デイスク６１とアダプタ５、ケー
ブル８を介しデイレクタ４が結合し、同時動作
が行なわれる。
この様に、メモリ３１，５１は競合防止のため
の排他制御と再結合時の結合制御のために用いら
れるパス制御情報を格納している。
の排他制御と再結合時の結合制御のために用いら
れるパス制御情報を格納している。
この様なステツプ及びにおけるデータ転送
中には、アダプタ５の制御回路がデータのチエツ
ク（パリテイチエツク）及び動作チエツクを行つ
ており、データの信頼性を保証している。
中には、アダプタ５の制御回路がデータのチエツ
ク（パリテイチエツク）及び動作チエツクを行つ
ており、データの信頼性を保証している。
この様なデータチエツクや動作のチエツクによ
りエラーを検出すると、本発明では、次の様な再
試行制御を行なう。これを第３図及び第４図によ
り説明する。
りエラーを検出すると、本発明では、次の様な再
試行制御を行なう。これを第３図及び第４図によ
り説明する。
(a) アダプタ５がエラーを検出すると、デイレク
タ４に通知する。デイレクタ４はアダプタ５を
介し磁気デイスク６０とのデータ転送を中止
し、磁気デイスク６０の第２のパス占有を解除
せしめ、再試行のためのシーク動作を行なわし
めるべく突き離す。これとともにデイレクタ４
は、第３図Ａの如くそのエラーの種類及びエラ
ーレコード等の再位置づけ情報をアダプタ５の
メモリ５１及びアダプタ３のメモリ３１に再試
行（リトライ）情報として書込む。
タ４に通知する。デイレクタ４はアダプタ５を
介し磁気デイスク６０とのデータ転送を中止
し、磁気デイスク６０の第２のパス占有を解除
せしめ、再試行のためのシーク動作を行なわし
めるべく突き離す。これとともにデイレクタ４
は、第３図Ａの如くそのエラーの種類及びエラ
ーレコード等の再位置づけ情報をアダプタ５の
メモリ５１及びアダプタ３のメモリ３１に再試
行（リトライ）情報として書込む。
(b) 磁気デイスク６０が再位置決めされると、再
び制御線９ａ，９ｂを介し割込み（再位置づけ
完了）信号を発し、アダプタ３，５に与える。
この時、第３図Ｂの如く、第１のパス（デイレ
クタ２、アダプタ３）が空であるとすると、こ
の割込み信号はアダプタ３に受付けられ、デイ
レクタ２はメモリ３１のパスグループ情報を読
出し、これを参照して再結合を行なう。
び制御線９ａ，９ｂを介し割込み（再位置づけ
完了）信号を発し、アダプタ３，５に与える。
この時、第３図Ｂの如く、第１のパス（デイレ
クタ２、アダプタ３）が空であるとすると、こ
の割込み信号はアダプタ３に受付けられ、デイ
レクタ２はメモリ３１のパスグループ情報を読
出し、これを参照して再結合を行なう。
(c) 更にデイレクタ２はメモリ３１内のリトライ
情報を読出し、エラーの種類（データチエツク
エラーか、シークエラーか）を判別し、エラー
のレコードを求めて、磁気デイスク６０からの
データや状態信号（図示しないコントロール線
より得られる信号）を監視し、再度エラーが発
生するかをチエツクする。
情報を読出し、エラーの種類（データチエツク
エラーか、シークエラーか）を判別し、エラー
のレコードを求めて、磁気デイスク６０からの
データや状態信号（図示しないコントロール線
より得られる信号）を監視し、再度エラーが発
生するかをチエツクする。
(d) このチエツクによりエラーが検出されなけれ
ば、正常と判定し、これらのデータをプロセツ
サ１へ転送する。
ば、正常と判定し、これらのデータをプロセツ
サ１へ転送する。
この場合には、第２のパスに異常が有るか磁
気デイスク６０の一時的誤動作が生じた場合で
あり、これをプロセツサ１へ通知する。
気デイスク６０の一時的誤動作が生じた場合で
あり、これをプロセツサ１へ通知する。
一方、エラーが再び検出されれば、再びステツ
プ(a)に戻り、これを所定回数繰返してもエラーが
回復しない時には、磁気デイスク６０自体の欠陥
としてプロセツサ１へ通知し、適切な処置を取ら
しめる。
プ(a)に戻り、これを所定回数繰返してもエラーが
回復しない時には、磁気デイスク６０自体の欠陥
としてプロセツサ１へ通知し、適切な処置を取ら
しめる。
この様に、転送データのエラーや磁気デイスク
の動作エラー（シークミス）等を検出し、再試行
を行なう。
の動作エラー（シークミス）等を検出し、再試行
を行なう。
第４図の例は、リードデータの転送中にエラー
が発生したもので示しているが、起動後の転送中
にエラーが発生した時も同様である。
が発生したもので示しているが、起動後の転送中
にエラーが発生した時も同様である。
前述の例では、メモリ３１，５１を両アダプタ
３，５に設けているが、これを１つのメモリとし
両制御装置DKCよりアクセスしうる様にしてお
くこともできる。
３，５に設けているが、これを１つのメモリとし
両制御装置DKCよりアクセスしうる様にしてお
くこともできる。
以上本発明を一実施例により説明したが、本発
明は本発明の主旨に従い種々の変形が可能であ
り、本発明からこれを排除するものではない。
明は本発明の主旨に従い種々の変形が可能であ
り、本発明からこれを排除するものではない。
〔発明の効果〕
以上説明した様に、本発明によれば、共通のア
クセス源に接続され各々入出力制御装置を含む複
数のパスと、該複数のパスの各々に接続される入
出力装置と、パス制御情報を保持するメモリとを
有し、一のパスに該入出力装置を結合して起動し
た後、該メモリにパス制御情報を書込んだ上、該
パスの占有解除を行い、該入出力装置が準備完了
した後空いているパスに該メモリのパス制御情報
を参照して再結合してデータの転送を行う入出力
システムにおいて、該入出力制御装置により、該
結合又は再結合中にエラーが検出された際に、該
結合又は再結合したパスの占有解除を行うととも
に、該入出力制御装置が該メモリに再試行情報を
格納せしめ、該入出力装置が再試行のため結合要
求を発した時に空いているパスと該入出力装置と
を再結合せしめ、該メモリの再試行情報に基づい
て該入出力制御装置が該入出力装置の再試行制御
を行うことを特徴としているので、第１に、再試
行時のパスが切換えられるため、パス固有の障害
時における回復が期待できるという効果を奏し信
頼性の高いシステム構成が可能となる。
クセス源に接続され各々入出力制御装置を含む複
数のパスと、該複数のパスの各々に接続される入
出力装置と、パス制御情報を保持するメモリとを
有し、一のパスに該入出力装置を結合して起動し
た後、該メモリにパス制御情報を書込んだ上、該
パスの占有解除を行い、該入出力装置が準備完了
した後空いているパスに該メモリのパス制御情報
を参照して再結合してデータの転送を行う入出力
システムにおいて、該入出力制御装置により、該
結合又は再結合中にエラーが検出された際に、該
結合又は再結合したパスの占有解除を行うととも
に、該入出力制御装置が該メモリに再試行情報を
格納せしめ、該入出力装置が再試行のため結合要
求を発した時に空いているパスと該入出力装置と
を再結合せしめ、該メモリの再試行情報に基づい
て該入出力制御装置が該入出力装置の再試行制御
を行うことを特徴としているので、第１に、再試
行時のパスが切換えられるため、パス固有の障害
時における回復が期待できるという効果を奏し信
頼性の高いシステム構成が可能となる。
第２に、再試行時にいつたん突き離されるので
エラー再試行の際のパスの利用率を向上させるこ
とができるという効果を奏し、システムスループ
ツトを向上させることもできる。
エラー再試行の際のパスの利用率を向上させるこ
とができるという効果を奏し、システムスループ
ツトを向上させることもできる。
第３に、再試行においても、メモリを用いた動
的パス選択機能を利用しているので、制御が容易
でしかも簡単に実現できるという効果も奏する。
的パス選択機能を利用しているので、制御が容易
でしかも簡単に実現できるという効果も奏する。
第１図は本発明の一実施例ブロツク図、第２図
は第１図構成の動的パス選択機能説明図、第３図
は第１図構成の再試行制御説明図、第４図は第１
図構成における動作タイムチヤート図を示す。 図中、１……プロセツサ（アクセス源）、DKC
……磁気デイスク（入出力）制御装置、６０〜６
ｎ……磁気デイスク（入出力装置）、３１，５１
……メモリ。
は第１図構成の動的パス選択機能説明図、第３図
は第１図構成の再試行制御説明図、第４図は第１
図構成における動作タイムチヤート図を示す。 図中、１……プロセツサ（アクセス源）、DKC
……磁気デイスク（入出力）制御装置、６０〜６
ｎ……磁気デイスク（入出力装置）、３１，５１
……メモリ。
Claims (1)
- 【特許請求の範囲】 １ 共通のアクセス源に接続され各々入出力制御
装置を含む複数のパスと、該複数のパスの各々に
接続される入出力装置と、パス制御情報を保持す
るメモリとを有し、 一のパスに該入出力装置を結合して起動した
後、該メモリにパス制御情報を書込んだ上、該パ
スの占有解除を行い、該入出力装置が準備完了し
た後空いているパスに該メモリのパス制御情報を
参照して再結合してデータの転送を行う入出力シ
ステムにおいて、 該入出力制御装置により、該結合又は再結合中
にエラーが検出された際に、該結合又は再結合し
たパスの占有解除を行うとともに、該入出力制御
装置が該メモリに再試行情報を格納せしめ、該入
出力装置が再試行のため結合要求を発した時に空
いているパスと該入出力装置とを再結合せしめ、 該メモリの再試行情報に基づいて該入出力制御
装置が該入出力装置の再試行制御を行うことを特
徴とする入出力システムの再試行制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035682A JPS60179863A (ja) | 1984-02-27 | 1984-02-27 | 入出力システムの再試行制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035682A JPS60179863A (ja) | 1984-02-27 | 1984-02-27 | 入出力システムの再試行制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179863A JPS60179863A (ja) | 1985-09-13 |
| JPH0115088B2 true JPH0115088B2 (ja) | 1989-03-15 |
Family
ID=12448655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035682A Granted JPS60179863A (ja) | 1984-02-27 | 1984-02-27 | 入出力システムの再試行制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60179863A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2743606B2 (ja) * | 1991-04-11 | 1998-04-22 | 三菱電機株式会社 | アレイ型記録装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317259B2 (ja) * | 1972-10-23 | 1978-06-07 | ||
| JPS5045534A (ja) * | 1973-08-27 | 1975-04-23 | ||
| JPS5380930A (en) * | 1976-12-27 | 1978-07-17 | Hitachi Ltd | Control device for rotary memory unit |
| JPS57111644A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Magnetic disc adapter |
| JPS595332A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 磁気デイスク・サブシステムにおける割込優先方式 |
-
1984
- 1984-02-27 JP JP59035682A patent/JPS60179863A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60179863A (ja) | 1985-09-13 |
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