JPH0122656B2 - - Google Patents
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- JPH0122656B2 JPH0122656B2 JP58161757A JP16175783A JPH0122656B2 JP H0122656 B2 JPH0122656 B2 JP H0122656B2 JP 58161757 A JP58161757 A JP 58161757A JP 16175783 A JP16175783 A JP 16175783A JP H0122656 B2 JPH0122656 B2 JP H0122656B2
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- Japan
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- data transfer
- input
- data
- control circuit
- disk
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は入出力データ転送方式、特に計算機シ
ステムに接続される入出力装置システムにおい
て、データ転送時の入出力制御装置のデータ要求
に上位装置が応答できずにデータが失われ、デー
タオーバラン状態が生じたとき、該データ転送の
再試行を、直接入出力装置をアクセスすることな
く半導体メモリをアクセスすることによつて行
い、オーバラン再試行の処理時間低減を可能とし
た入出力データ転送方式に関するものである。
ステムに接続される入出力装置システムにおい
て、データ転送時の入出力制御装置のデータ要求
に上位装置が応答できずにデータが失われ、デー
タオーバラン状態が生じたとき、該データ転送の
再試行を、直接入出力装置をアクセスすることな
く半導体メモリをアクセスすることによつて行
い、オーバラン再試行の処理時間低減を可能とし
た入出力データ転送方式に関するものである。
(B) 従来技術と問題点
第１図は入出力装置システムの例、第２図は従
来のデイスクキヤツシユ機構のブロツク図、第３
図は従来方式の問題点説明図を示す。
来のデイスクキヤツシユ機構のブロツク図、第３
図は従来方式の問題点説明図を示す。
第１図図示入出力装置システム１は、計算機の
外部記憶装置として用いられる磁気デイスク・サ
ブシステムの接続構成例である。本発明は、これ
に限られるわけではないが、以下、第１図のよう
なシステム構成を例にして説明する。図中、２は
デイスク制御装置（DKC）、３はデイスク装置
（DKU）、４はデイスクキヤツシユ機構（DCF：
Disk Cache Feature）を表わす。
外部記憶装置として用いられる磁気デイスク・サ
ブシステムの接続構成例である。本発明は、これ
に限られるわけではないが、以下、第１図のよう
なシステム構成を例にして説明する。図中、２は
デイスク制御装置（DKC）、３はデイスク装置
（DKU）、４はデイスクキヤツシユ機構（DCF：
Disk Cache Feature）を表わす。
デイスク制御装置２は、上位装置であるチヤネ
ルからの指示により、デイスク装置３に記憶され
ているデータの読み出し、あるいはデータの書き
込みを制御する装置である。デイスクキヤツシユ
機構４は、デイスク装置３の機械的動作に伴うデ
ータアクセス時間を短縮するための装置であつ
て、デイスク制御装置２の指示により、デイスク
装置３から読み出され、デイスク制御装置２へ送
出されるデータを取り込み、デイスクキヤツシユ
機構４内の半導体メモリに貯える。そして、次に
チヤネルからの指示により読み取り要求があつた
データが、既に半導体メモリに貯えられていれ
ば、デイスク装置３をアクセスすることなく、該
データをデイスク制御装置２へ送出する。
ルからの指示により、デイスク装置３に記憶され
ているデータの読み出し、あるいはデータの書き
込みを制御する装置である。デイスクキヤツシユ
機構４は、デイスク装置３の機械的動作に伴うデ
ータアクセス時間を短縮するための装置であつ
て、デイスク制御装置２の指示により、デイスク
装置３から読み出され、デイスク制御装置２へ送
出されるデータを取り込み、デイスクキヤツシユ
機構４内の半導体メモリに貯える。そして、次に
チヤネルからの指示により読み取り要求があつた
データが、既に半導体メモリに貯えられていれ
ば、デイスク装置３をアクセスすることなく、該
データをデイスク制御装置２へ送出する。
従来のデイスクキヤツシユ機構４の内部構成
は、第２図図示の如くになつている。命令制御実
行部５は、指令線TAGOUTを介してデイスク制
御装置から送られてくる指令を解読し、実行する
ものである。データ転送制御回路６は、デイスク
装置から読み出されたデータを、デイスク制御装
置へ転送すると同時に、半導体メモリ７にも転送
し記憶させる回路である。また、ライト時におい
て、半導体メモリ７の内容とデイスク装置上のデ
ータとを一致させるための、いわゆるライトスル
ーについても、命令制御実行部５の制御に基き、
データ転送制御回路６が制御する。半導体メモリ
７は例えば4MBの大きさを持ち、アクセスがあ
つたデイスク装置上のデータを、１トラツク単位
で保持する。
は、第２図図示の如くになつている。命令制御実
行部５は、指令線TAGOUTを介してデイスク制
御装置から送られてくる指令を解読し、実行する
ものである。データ転送制御回路６は、デイスク
装置から読み出されたデータを、デイスク制御装
置へ転送すると同時に、半導体メモリ７にも転送
し記憶させる回路である。また、ライト時におい
て、半導体メモリ７の内容とデイスク装置上のデ
ータとを一致させるための、いわゆるライトスル
ーについても、命令制御実行部５の制御に基き、
データ転送制御回路６が制御する。半導体メモリ
７は例えば4MBの大きさを持ち、アクセスがあ
つたデイスク装置上のデータを、１トラツク単位
で保持する。
例えば、従来、データオーバランが生じると、
第３図図示の如く制御されていた。第３図中、
IMはデイスク・トラツク上のインデツクス・マ
ーク、Ｒはレコードを表わす。例えばRo-1，Ro，
Ro+1の３レコードの読み出し要求があつて、レ
コードRoを読み出しているときに、チヤネル等
の上位装置が、何らかの原因で応答できずに、デ
ータオーバランが発生したとする。デイスク制御
装置とチヤネルとの結合は、オーバランが検出さ
れると一旦解除され、再試行要求が出される。こ
のとき、レコードRoとレコードRo+1のデータ転
送シーケンスを保証する必要があるので、第３図
にデバイス動作として示すように、次にレコード
Roが現われるまでの回転待ち時間を必要とする。
そのため、例えば１回の再試行につき、10nsない
し20nsの時間的ロスが生じるという問題があつ
た。
第３図図示の如く制御されていた。第３図中、
IMはデイスク・トラツク上のインデツクス・マ
ーク、Ｒはレコードを表わす。例えばRo-1，Ro，
Ro+1の３レコードの読み出し要求があつて、レ
コードRoを読み出しているときに、チヤネル等
の上位装置が、何らかの原因で応答できずに、デ
ータオーバランが発生したとする。デイスク制御
装置とチヤネルとの結合は、オーバランが検出さ
れると一旦解除され、再試行要求が出される。こ
のとき、レコードRoとレコードRo+1のデータ転
送シーケンスを保証する必要があるので、第３図
にデバイス動作として示すように、次にレコード
Roが現われるまでの回転待ち時間を必要とする。
そのため、例えば１回の再試行につき、10nsない
し20nsの時間的ロスが生じるという問題があつ
た。
(C) 本発明の目的と構成
本発明は上記問題点の解決を図り、入出力デー
タ転送におけるデータオーバラン発生時の再試行
に対して、入出力制御装置と入出力装置との間に
設けられた半導体メモリからデータを読み出して
転送することにより、再試行時間を短縮し、計算
機システムの使用効率を高めることを目的として
いる。そのため、本発明の入出力データ転送方式
は、入出力制御装置と入出力装置間に半導体メモ
リを配置し、上記入出力装置の動作によるデータ
転送遅延を吸収するキヤツシユ機構をそなえた入
出力装置システムにおいて、上記キヤツシユ機構
は、上記入出力制御装置と上記半導体メモリ間の
データ転送を制御する第１のデータ転送制御回路
と、上記半導体メモリと上記入出力装置間のデー
タ転送を制御する第２のデータ転送制御回路とを
そなえ、上記第２のデータ転送制御回路は、上位
装置へのデータ転送におけるデータオーバラン発
生時に、上記入出力装置から送られてくるデータ
を、上記半導体メモリに書き込む制御を続行する
ように構成され、上記第１のデータ転送制御回路
は、上記データオーバラン発生時における上記入
出力制御装置からのデータ転送再試行要求に対
し、データオーバランが発生した以降のデータを
逐次上記半導体メモリから読み出して、上記入出
力制御装置へ送る制御を行うように構成されてい
ることを特徴としている。以下図面を参照しつつ
実施例に従つて説明する。
タ転送におけるデータオーバラン発生時の再試行
に対して、入出力制御装置と入出力装置との間に
設けられた半導体メモリからデータを読み出して
転送することにより、再試行時間を短縮し、計算
機システムの使用効率を高めることを目的として
いる。そのため、本発明の入出力データ転送方式
は、入出力制御装置と入出力装置間に半導体メモ
リを配置し、上記入出力装置の動作によるデータ
転送遅延を吸収するキヤツシユ機構をそなえた入
出力装置システムにおいて、上記キヤツシユ機構
は、上記入出力制御装置と上記半導体メモリ間の
データ転送を制御する第１のデータ転送制御回路
と、上記半導体メモリと上記入出力装置間のデー
タ転送を制御する第２のデータ転送制御回路とを
そなえ、上記第２のデータ転送制御回路は、上位
装置へのデータ転送におけるデータオーバラン発
生時に、上記入出力装置から送られてくるデータ
を、上記半導体メモリに書き込む制御を続行する
ように構成され、上記第１のデータ転送制御回路
は、上記データオーバラン発生時における上記入
出力制御装置からのデータ転送再試行要求に対
し、データオーバランが発生した以降のデータを
逐次上記半導体メモリから読み出して、上記入出
力制御装置へ送る制御を行うように構成されてい
ることを特徴としている。以下図面を参照しつつ
実施例に従つて説明する。
(D) 発明の実施例
第４図は本発明の一実施例構成ブロツク図、第
５図は本発明の一実施例制御説明図を示す。
５図は本発明の一実施例制御説明図を示す。
図中、符号２ないし５，７は第１図および第２
図に対応し、１０は第１のデータ転送制御回路、
１１は第２のデータ転送制御回路を表わす。
図に対応し、１０は第１のデータ転送制御回路、
１１は第２のデータ転送制御回路を表わす。
デイスクキヤツシユ機構４には、各々独立に動
作することが可能な第１のデータ転送制御回路１
０と、第２のデータ転送制御回路１１とが設けら
れる。第１のデータ転送制御回路１０は、命令制
御実行部５の制御のもとに、デイスク制御装置２
と、半導体メモリ７および第２のデータ転送制御
回路１１との間のデータ転送を制御する。一方、
第２のデータ転送制御回路１１は、半導体メモリ
７および第１のデータ転送制御回路１０と、デイ
スク装置３との間のデータ転送を制御する。第１
のデータ転送制御回路１０は、通常デイスク制御
装置２および第２のデータ転送制御回路１１と連
動して動作する。
作することが可能な第１のデータ転送制御回路１
０と、第２のデータ転送制御回路１１とが設けら
れる。第１のデータ転送制御回路１０は、命令制
御実行部５の制御のもとに、デイスク制御装置２
と、半導体メモリ７および第２のデータ転送制御
回路１１との間のデータ転送を制御する。一方、
第２のデータ転送制御回路１１は、半導体メモリ
７および第１のデータ転送制御回路１０と、デイ
スク装置３との間のデータ転送を制御する。第１
のデータ転送制御回路１０は、通常デイスク制御
装置２および第２のデータ転送制御回路１１と連
動して動作する。
デイスク装置３からデータを読み出す場合、デ
イスク制御装置２から読み出し指令が、指令線
TAGOUTを介して、デイスク装置３および命令
制御実行部５へ送られる。これにより、デイスク
装置３から読み出されたデータが、第２のデータ
転送制御回路１１に入り、第２のデータ転送制御
回路１１は、このデータを半導体メモリ７に格納
するとともに、第１のデータ転送制御回路１０へ
も送出する。第１のデータ転送制御回路１０は、
受け取つたデータをデイスク制御装置２へ送出す
る。
イスク制御装置２から読み出し指令が、指令線
TAGOUTを介して、デイスク装置３および命令
制御実行部５へ送られる。これにより、デイスク
装置３から読み出されたデータが、第２のデータ
転送制御回路１１に入り、第２のデータ転送制御
回路１１は、このデータを半導体メモリ７に格納
するとともに、第１のデータ転送制御回路１０へ
も送出する。第１のデータ転送制御回路１０は、
受け取つたデータをデイスク制御装置２へ送出す
る。
ここでデイスク制御装置２のデータ要求に対し
て、上位装置のチヤネルの応答が遅れ、デイスク
制御装置でオーバランが検出されたとする。この
場合、デイスク制御装置２は、デイスクキヤツシ
ユ機構４に対し再度同じレコードのデータ読み出
し指示を送出する。一方、デイスク装置３に対し
ては、通常の場合と同様に、次のレコードのデー
タを読み出す指示を出す。
て、上位装置のチヤネルの応答が遅れ、デイスク
制御装置でオーバランが検出されたとする。この
場合、デイスク制御装置２は、デイスクキヤツシ
ユ機構４に対し再度同じレコードのデータ読み出
し指示を送出する。一方、デイスク装置３に対し
ては、通常の場合と同様に、次のレコードのデー
タを読み出す指示を出す。
デイスクキヤツシユ機構４は、上記読み出し指
示に対して、オーバランが発生したレコードのデ
ータを半導体メモリ７から取り出し、デイスク制
御装置２へ第１のデータ転送制御回路１０を通し
て送出する。また、デイスク装置３から送られて
くるデータは、第２のデータ転送制御回路１１を
通して半導体メモリ７に貯え、次のデイスク制御
装置２へのデータ転送に備える。なお、第１のデ
ータ転送制御回路１０および第２のデータ転送制
御回路１１の内部回路については、それぞれ第２
図に示した周知のデータ転送制御回路６と同様な
技術で構成できるので、詳しい説明は省略する。
命令制御実行部５についても同様である。
示に対して、オーバランが発生したレコードのデ
ータを半導体メモリ７から取り出し、デイスク制
御装置２へ第１のデータ転送制御回路１０を通し
て送出する。また、デイスク装置３から送られて
くるデータは、第２のデータ転送制御回路１１を
通して半導体メモリ７に貯え、次のデイスク制御
装置２へのデータ転送に備える。なお、第１のデ
ータ転送制御回路１０および第２のデータ転送制
御回路１１の内部回路については、それぞれ第２
図に示した周知のデータ転送制御回路６と同様な
技術で構成できるので、詳しい説明は省略する。
命令制御実行部５についても同様である。
上記の如く、デイスクキヤツシユ機構４のデー
タ転送制御回路を２系統に分けることにより、デ
イスクキヤツシユ機構４の半導体メモリ７の読み
出し／書き込みを時分割ではあるが実質的に同時
動作させ、データオーバラン発生時に、デイスク
記憶媒体の回転待ちを伴うことなく、再試行処理
を行うことが可能となる。
タ転送制御回路を２系統に分けることにより、デ
イスクキヤツシユ機構４の半導体メモリ７の読み
出し／書き込みを時分割ではあるが実質的に同時
動作させ、データオーバラン発生時に、デイスク
記憶媒体の回転待ちを伴うことなく、再試行処理
を行うことが可能となる。
すなわち、本発明の場合、データオーバラン発
生に対して、例えば第５図のタイムチヤートに示
す如く処理される。レコードRoでデータオーバ
ランが発生しても、チヤネルとの再結合後、半導
体メモリからレコードRoのデータが読み出され
て転送される。この動作に並行して、レコード
Ro+1のデータが、半導体メモリに書き込まれ、
次のレコードのデータ要求に対する準備が行われ
る。従つて、チヤネル転送実時間は変らないが、
デバイス動作時間すなわちデイスク装置のデータ
転送のための動作時間は、大幅に短縮される。
生に対して、例えば第５図のタイムチヤートに示
す如く処理される。レコードRoでデータオーバ
ランが発生しても、チヤネルとの再結合後、半導
体メモリからレコードRoのデータが読み出され
て転送される。この動作に並行して、レコード
Ro+1のデータが、半導体メモリに書き込まれ、
次のレコードのデータ要求に対する準備が行われ
る。従つて、チヤネル転送実時間は変らないが、
デバイス動作時間すなわちデイスク装置のデータ
転送のための動作時間は、大幅に短縮される。
以上、磁気デイスク・サブシステムを例に説明
したが、他のキヤツシユ機構を有する入出力装置
システムにも同様に適用できる。
したが、他のキヤツシユ機構を有する入出力装置
システムにも同様に適用できる。
(E) 発明の効果
以上説明した如く、本発明によれば、入出力制
御装置とのデータ転送を制御する上位側データ転
送制御回路と、入出力装置とのデータ転送を制御
する下位側データ転送制御装置とが、キヤツシユ
機構内に個別に用意され、これらが並行して動作
するので、データオーバランによる再試行の処理
時間を大幅に短縮することができ、計算機システ
ムの使用効率を高めることが可能となる。
御装置とのデータ転送を制御する上位側データ転
送制御回路と、入出力装置とのデータ転送を制御
する下位側データ転送制御装置とが、キヤツシユ
機構内に個別に用意され、これらが並行して動作
するので、データオーバランによる再試行の処理
時間を大幅に短縮することができ、計算機システ
ムの使用効率を高めることが可能となる。
第１図は入出力装置システムの例、第２図は従
来のデイスクキヤツシユ機構のブロツク図、第３
図は従来方式の問題点説明図、第４図は本発明の
一実施例構成ブロツク図、第５図は本発明の一実
施例制御説明図を示す。 図中、２はデイスク制御装置、３はデイスク装
置、４はデイスクキヤツシユ機構、５は命令制御
実行部、７は半導体メモリ、１０は第１のデータ
転送制御回路、１１は第２のデータ転送制御回路
を表わす。
来のデイスクキヤツシユ機構のブロツク図、第３
図は従来方式の問題点説明図、第４図は本発明の
一実施例構成ブロツク図、第５図は本発明の一実
施例制御説明図を示す。 図中、２はデイスク制御装置、３はデイスク装
置、４はデイスクキヤツシユ機構、５は命令制御
実行部、７は半導体メモリ、１０は第１のデータ
転送制御回路、１１は第２のデータ転送制御回路
を表わす。
Claims (1)
- 【特許請求の範囲】 １ 入出力制御装置と入出力装置間に半導体メモ
リを配置し、上記入出力装置の動作によるデータ
転送遅延を吸収するキヤツシユ機構をそなえた入
出力装置システムにおいて、 上記キヤツシユ機構は、上記入出力制御装置と
上記半導体メモリ間のデータ転送を制御する第１
のデータ転送制御回路と、 上記半導体メモリと上記入出力装置間のデータ
転送を制御する第２のデータ転送制御回路とをそ
なえ、 上記第２のデータ転送制御回路は、上位装置へ
のデータ転送におけるデータオーバラン発生時
に、上記入出力装置から送られてくるデータを、
上記半導体メモリに書き込む制御を続行するよう
に構成され、 上記第１のデータ転送制御回路は、上記データ
オーバラン発生時における上記入出力制御装置か
らのデータ転送再試行要求に対し、データオーバ
ランが発生した以降のデータを逐次上記半導体メ
モリから読み出して、上記入出力制御装置へ送る
制御を行うように構成されていることを特徴とす
る入出力データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161757A JPS6054062A (ja) | 1983-09-02 | 1983-09-02 | 入出力デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161757A JPS6054062A (ja) | 1983-09-02 | 1983-09-02 | 入出力デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6054062A JPS6054062A (ja) | 1985-03-28 |
| JPH0122656B2 true JPH0122656B2 (ja) | 1989-04-27 |
Family
ID=15741311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58161757A Granted JPS6054062A (ja) | 1983-09-02 | 1983-09-02 | 入出力デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054062A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2767587B2 (ja) * | 1988-02-02 | 1998-06-18 | 富士通株式会社 | ローカル端末シミュレータ |
| JPH01204167A (ja) * | 1988-02-09 | 1989-08-16 | Fujitsu Ltd | ローカル端末シミュレータにおける入出力動作シミュレート方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123633A (en) * | 1977-04-04 | 1978-10-28 | Mitsubishi Electric Corp | Information transfer system |
-
1983
- 1983-09-02 JP JP58161757A patent/JPS6054062A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6054062A (ja) | 1985-03-28 |
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