JPH01154285A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
- Publication number
- JPH01154285A JPH01154285A JP62312767A JP31276787A JPH01154285A JP H01154285 A JPH01154285 A JP H01154285A JP 62312767 A JP62312767 A JP 62312767A JP 31276787 A JP31276787 A JP 31276787A JP H01154285 A JPH01154285 A JP H01154285A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- horizontal
- pixel
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Image Input (AREA)
- Digital Computer Display Output (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンピュータグラフィックス、画像処理にお
ける高速アクセスを可能にした画像メモリ装置に関する
ものである。
ける高速アクセスを可能にした画像メモリ装置に関する
ものである。
従来の技術
従来の画像メモリ装置は第２図のような構成になってい
る。１１は、中央処理ユニット（以下ｃｐＵと記す）か
らのアドレスと、表示アドレスをインターリーブに切換
える選択器、１２．１３．１４は画像の各画素に対応す
るメモリでｎ個で構成されている。
る。１１は、中央処理ユニット（以下ｃｐＵと記す）か
らのアドレスと、表示アドレスをインターリーブに切換
える選択器、１２．１３．１４は画像の各画素に対応す
るメモリでｎ個で構成されている。
以上の様に構成された従来の画像メモリ装置について以
下その動作を説明する。１１の選択器は、インターリー
ブによりｃｐｕアドレスと表示アドレスが交互にメモリ
１２．１３．１４に供給される。このとき、ｃｐｕアド
レスは、各メモリに対して共通であり、ｃｐｕデータバ
スのビット配列と、各メモリのビット配列は固定である
。又、表示アクセス時の各メモリから出力されるデータ
ラインの画素単位のビット配列も固定である。
下その動作を説明する。１１の選択器は、インターリー
ブによりｃｐｕアドレスと表示アドレスが交互にメモリ
１２．１３．１４に供給される。このとき、ｃｐｕアド
レスは、各メモリに対して共通であり、ｃｐｕデータバ
スのビット配列と、各メモリのビット配列は固定である
。又、表示アクセス時の各メモリから出力されるデータ
ラインの画素単位のビット配列も固定である。
ｔ ｄＢ ｆｔ” １４’ｊ；ｉ ｔ ／ｅ トｔ ３
ｆ：ＪＲ，’！、。
ｆ：ＪＲ，’！、。
しかしながら、上記のような構成では、ＤＭＡ転送等に
よる画面の垂直方向への連続アクセスは不可能であり、
画像の水平スクロール等で高速に部分書換を実行できな
いという問題点があった。パ本発明は、上記従来の問題
点を解消するもので、Ｃｐｕから画面の水平方向、垂直
方向に連続アドレスでメモリアクセスを可能にした画像
メモリ装置を提供することを目的とする。
よる画面の垂直方向への連続アクセスは不可能であり、
画像の水平スクロール等で高速に部分書換を実行できな
いという問題点があった。パ本発明は、上記従来の問題
点を解消するもので、Ｃｐｕから画面の水平方向、垂直
方向に連続アドレスでメモリアクセスを可能にした画像
メモリ装置を提供することを目的とする。
問題点を解決するための手段
上記問題点を解決するために本発明の画像メモリ装置は
画面を構成する暉素単位のｎ個のメモリと、中央処理ユ
ニットからのアドレスバスと、前記アドレスの連続性が
水平垂直方向を指定する水平垂直連続指定信号とを入力
とし、前記ｎ個のメモリの個々のランダムアクセスアド
レスを出力するｎ個のアドレス演算器と、前記ランダム
アクセスアドレスと表示アドレスを選択して前記メモリ
に供給するｎ個の選択器と、前記水平垂直連続指定信号
と、中央処理ユニットからの前記アドレスバスによりラ
ンダムアクセス時の画素単位のビット変換を行う第１の
データ変換器と、前記表示アドレスの制御のもとに、前
記メモリからのｎ画素表示データを水平ライン毎にスタ
ート画素を変更する第２のデータ変換器という構成であ
る。
画面を構成する暉素単位のｎ個のメモリと、中央処理ユ
ニットからのアドレスバスと、前記アドレスの連続性が
水平垂直方向を指定する水平垂直連続指定信号とを入力
とし、前記ｎ個のメモリの個々のランダムアクセスアド
レスを出力するｎ個のアドレス演算器と、前記ランダム
アクセスアドレスと表示アドレスを選択して前記メモリ
に供給するｎ個の選択器と、前記水平垂直連続指定信号
と、中央処理ユニットからの前記アドレスバスによりラ
ンダムアクセス時の画素単位のビット変換を行う第１の
データ変換器と、前記表示アドレスの制御のもとに、前
記メモリからのｎ画素表示データを水平ライン毎にスタ
ート画素を変更する第２のデータ変換器という構成であ
る。
作用
本発明は上記構成により、水平方向に連続したランダム
アドレスマツプと、垂直方向に連続したアドレスマツプ
を対応づけるメモリ単位のアドレス演算を行い、水平方
向と垂直方向が共にランダムアクセス時に同一のメモリ
をアクセスしないことになり両方向に連続したアクセス
を実行することが可能となる。
アドレスマツプと、垂直方向に連続したアドレスマツプ
を対応づけるメモリ単位のアドレス演算を行い、水平方
向と垂直方向が共にランダムアクセス時に同一のメモリ
をアクセスしないことになり両方向に連続したアクセス
を実行することが可能となる。
実施例
第１図は、本発明の画像メモリ装置の一実施例を示すブ
ロック図である。２１．２２．２３は水平垂直連続指定
信号の制御のもとに、ｃｐｕアドレスからランダムアド
レスを算出するアドレス演算器、２４、２５．２６はｃ
ｐｕアドレスから発生したランダムアドレスとを、表示
アドレスをタイムシェアリングによって交互に出力する
選択器、２７．２８．２９は画素単位に１個が割当てら
れているメモリ、３１はｃｐｕアクセスした場合のｃｐ
ｕデータバスとメモリの入出力の画素単位のビット配列
を変換するデータ変換器（１）、３２は表示データを水
平ライン毎に画素単位でビット配列を変換するデータ変
換器（２）である。
ロック図である。２１．２２．２３は水平垂直連続指定
信号の制御のもとに、ｃｐｕアドレスからランダムアド
レスを算出するアドレス演算器、２４、２５．２６はｃ
ｐｕアドレスから発生したランダムアドレスとを、表示
アドレスをタイムシェアリングによって交互に出力する
選択器、２７．２８．２９は画素単位に１個が割当てら
れているメモリ、３１はｃｐｕアクセスした場合のｃｐ
ｕデータバスとメモリの入出力の画素単位のビット配列
を変換するデータ変換器（１）、３２は表示データを水
平ライン毎に画素単位でビット配列を変換するデータ変
換器（２）である。
以上の様に構成された本実施例の画像メモリ装置につい
てｎ＝８、各画素１ビツト、水平方向２４画素、垂直方
向１６画素とし、第３図の画面上のメモリ配列、第４図
の水平連続指定の場合のランダムアドレス図、第５図の
垂直連続指定の場合のランダムアドレス図に基づいて動
作の説明をする。
てｎ＝８、各画素１ビツト、水平方向２４画素、垂直方
向１６画素とし、第３図の画面上のメモリ配列、第４図
の水平連続指定の場合のランダムアドレス図、第５図の
垂直連続指定の場合のランダムアドレス図に基づいて動
作の説明をする。
第１の水平ラインの場合、２７の＃１メモリは、画面上
の左上の画素を表示し、＃２メモリがその右画素と連続
し、８画素後は、この周期を繰り返す。
の左上の画素を表示し、＃２メモリがその右画素と連続
し、８画素後は、この周期を繰り返す。
第２の水平ラインでは左端の画素は＃２メモリ出力であ
り、第３の水平ラインでは＃３メモリ出力が左端の画素
である。第３図にメモリナンバーと画面の関係を示す。
り、第３の水平ラインでは＃３メモリ出力が左端の画素
である。第３図にメモリナンバーと画面の関係を示す。
表示アドレスは、タイムシェアリングの表示期間に２４
．２５．２６の選択器は表示アドレスを２７．２８゜２
９のメモリに供給し、得られた８画素からなるブロック
データは３２の第２のデータ変換器で、シリアル変換さ
れ順次画素データを出力する。ここで、第１水平ライン
の場合は、ブロックデータの＃１メモリ出力を最初に出
力し、順次＃２．・・・。
．２５．２６の選択器は表示アドレスを２７．２８゜２
９のメモリに供給し、得られた８画素からなるブロック
データは３２の第２のデータ変換器で、シリアル変換さ
れ順次画素データを出力する。ここで、第１水平ライン
の場合は、ブロックデータの＃１メモリ出力を最初に出
力し、順次＃２．・・・。
＃８メモリ出力データを表示データとして出力する。第
２の水平ラインでは、ブロックデータの＃２メモリ出力
を最初の表示データとし、順次＃３゜・・・、＃８．＃
１メモリ出力を表示データとして出力する。これにより
、第３図のメモリと画素の関係が得られる。
２の水平ラインでは、ブロックデータの＃２メモリ出力
を最初の表示データとし、順次＃３゜・・・、＃８．＃
１メモリ出力を表示データとして出力する。これにより
、第３図のメモリと画素の関係が得られる。
水平連続指定の場合、ｃｐｕからメモリをアクセスする
場合、第４図に示すアドレスマツプが画面上で構成され
る。２１．２２．２３のアドレス演算器は水平連続指定
により、ｃｐｕアドレスに“０”を加算、即ちｃｐｕア
ドレスを直接ランダムアドレスとして出力する。２４．
２５．２６の選択器は、タイムシェアリングのｃｐｕア
クセス期間に、２１゜２２、２３のアドレス演算器出力
を選択して２７．２８゜２９のメモリアドレスとして出
力する。一方、ｃｐＵデータバスと２７．２８．２９の
メモリの入出力データは、第１の水平ラインをアクセス
するｃｐｕアドレスならば、 Ｄｍ＝Ｍｍ （ｍ＝８〜１） 但し、［）ｍ：ｃｐｕデータバスの第ｍビットＭｍ：ｉ
ｍのメ、そりの入出力データ変換器の関係を保つ。
場合、第４図に示すアドレスマツプが画面上で構成され
る。２１．２２．２３のアドレス演算器は水平連続指定
により、ｃｐｕアドレスに“０”を加算、即ちｃｐｕア
ドレスを直接ランダムアドレスとして出力する。２４．
２５．２６の選択器は、タイムシェアリングのｃｐｕア
クセス期間に、２１゜２２、２３のアドレス演算器出力
を選択して２７．２８゜２９のメモリアドレスとして出
力する。一方、ｃｐＵデータバスと２７．２８．２９の
メモリの入出力データは、第１の水平ラインをアクセス
するｃｐｕアドレスならば、 Ｄｍ＝Ｍｍ （ｍ＝８〜１） 但し、［）ｍ：ｃｐｕデータバスの第ｍビットＭｍ：ｉ
ｍのメ、そりの入出力データ変換器の関係を保つ。
第２の水平ラインをアクセスするｃｐｕアドレスならば
、 Ｄｍ＝Ｍｆｆｉ、（ｍ＝７〜ｌ） Ｄ ａ ＝Ｍ ＋ の関係を保つ。
、 Ｄｍ＝Ｍｆｆｉ、（ｍ＝７〜ｌ） Ｄ ａ ＝Ｍ ＋ の関係を保つ。
以下、第８水平ラインまで、順次巡回したビット配列で
各メモリと接続される。
各メモリと接続される。
これにより、ｃｐｕから連続アドレスで水平方向にメモ
リをアクセス可能となる。
リをアクセス可能となる。
又、垂直連続指定の場合、第５図に示すアドレスマツプ
が画面上で構成される。２１．２２．２３のアドレス演
算器は、垂直連続指定により、第５図のアドレスマツプ
から第４図のアドレスマツプに変換するアドレス演算を
各メモリに対して実行される。
が画面上で構成される。２１．２２．２３のアドレス演
算器は、垂直連続指定により、第５図のアドレスマツプ
から第４図のアドレスマツプに変換するアドレス演算を
各メモリに対して実行される。
例えば、第５図のランダムアドレスが“０”の２８の＃
２メモリは、第４図のランダムアドレスでは“３″であ
り、ｃｐｕアドレス＋３の加算を２２の＃２アドレス演
算器は実行し、２８の＃２メモリにアドレス供給をする
。このように、垂直連続指定の場合には、ｃｐｕアドレ
スを、水平連続指定のアドレスマツプに各アドレス演算
器は変換を行う。一方、Ｃｐｕデータバスと２７．２８
．２９のメモリの入出力がデータは、第１の垂直ライン
をアクセスするｃｐｕアドレスならば、 Ｄｍ＝Ｍｍ （ｍ＝ ８〜ｌ） の関係を保つ。
２メモリは、第４図のランダムアドレスでは“３″であ
り、ｃｐｕアドレス＋３の加算を２２の＃２アドレス演
算器は実行し、２８の＃２メモリにアドレス供給をする
。このように、垂直連続指定の場合には、ｃｐｕアドレ
スを、水平連続指定のアドレスマツプに各アドレス演算
器は変換を行う。一方、Ｃｐｕデータバスと２７．２８
．２９のメモリの入出力がデータは、第１の垂直ライン
をアクセスするｃｐｕアドレスならば、 Ｄｍ＝Ｍｍ （ｍ＝ ８〜ｌ） の関係を保つ。
第２の垂直ラインをアクセスする場合は、Ｄ ｍ ＝
Ｍｌ、ｌ＋＋ （ｍ ＝ ７〜１ ）ＤＢ＝ＭＩ の関係を保つ。
Ｍｌ、ｌ＋＋ （ｍ ＝ ７〜１ ）ＤＢ＝ＭＩ の関係を保つ。
以下、第８垂直ラインまで、順次巡回したビット配列で
各メモリと接続される。
各メモリと接続される。
これにより、ｃｐｕから連続アドレスで垂直方向にメモ
リをアクセス可能となる。
リをアクセス可能となる。
以上の様に本実施例によれば、各メモリのランダムアク
セスアドレスを演算するアドレス演算器と、ランダムア
クセスアドレスと表示アドレスを交互に各メモリに供給
する選択器と、各画素に対応するメモリと、ランダムア
クセス時のデータ変換を行う第１のデータ変換器と、表
示データのデータ変換を行う第２のデータ変換器を設け
ることにより、水平ライン方向、垂直ライン方向に連続
的にランダムアクセス可能になる。
セスアドレスを演算するアドレス演算器と、ランダムア
クセスアドレスと表示アドレスを交互に各メモリに供給
する選択器と、各画素に対応するメモリと、ランダムア
クセス時のデータ変換を行う第１のデータ変換器と、表
示データのデータ変換を行う第２のデータ変換器を設け
ることにより、水平ライン方向、垂直ライン方向に連続
的にランダムアクセス可能になる。
発明の効果
本発明は、１画素１メモリに対応する複数のメモリと、
各メモリのランダムアクセス時のアドレス演算を実行す
るアドレス演算器と、ランダムアクセス時の画素単位の
データ変換を行う第１のデータ変換器と、表示アクセス
時の画素単位のデータ変換を行う第２のデータ変換器を
設けることにより、水平方向、垂直方向共に連続的にラ
ンダムアクセス可能となり、水平スクロール、垂直スク
ロール等において画面上に表示されつつある画素にダイ
レクトメモリアクセス（ＤＭＡ）転送も高速に実行する
ことを可能にした画像メモリ装置である。
各メモリのランダムアクセス時のアドレス演算を実行す
るアドレス演算器と、ランダムアクセス時の画素単位の
データ変換を行う第１のデータ変換器と、表示アクセス
時の画素単位のデータ変換を行う第２のデータ変換器を
設けることにより、水平方向、垂直方向共に連続的にラ
ンダムアクセス可能となり、水平スクロール、垂直スク
ロール等において画面上に表示されつつある画素にダイ
レクトメモリアクセス（ＤＭＡ）転送も高速に実行する
ことを可能にした画像メモリ装置である。
第１図は本発明の実施例を示すブロック図、第２図は従
来の画像メモリ装置のブロック図、第３図は、画面とメ
モリの対応図、第４図は水平方向に連続的になるランダ
ムアドレスと、画面の関係を示す対応図、第５図は垂直
方向に連続的になるランダムアドレスと画面の対応図で
ある。 １１・・・・・・選択器、１２．１３．１４・・・・・
・メモリ、２１．２２゜２３・・・・・・アドレス演算
器、２４．２５．２６・・・・・・選択器、２７、２８
．２９・・・・・・メモリ、３１・・・・・・第１のデ
ータ変換器、３２・・・・・・第２のデータ変換器。 代理人の氏名 弁理士 中尾敏男 はか１名第３０ 第 ４ 図
来の画像メモリ装置のブロック図、第３図は、画面とメ
モリの対応図、第４図は水平方向に連続的になるランダ
ムアドレスと、画面の関係を示す対応図、第５図は垂直
方向に連続的になるランダムアドレスと画面の対応図で
ある。 １１・・・・・・選択器、１２．１３．１４・・・・・
・メモリ、２１．２２゜２３・・・・・・アドレス演算
器、２４．２５．２６・・・・・・選択器、２７、２８
．２９・・・・・・メモリ、３１・・・・・・第１のデ
ータ変換器、３２・・・・・・第２のデータ変換器。 代理人の氏名 弁理士 中尾敏男 はか１名第３０ 第 ４ 図
Claims (1)
- 画面を構成する画素単位のｎ個のメモリと、中央処理ユ
ニットからのアドレスバスと、前記アドレスの連続性が
水平垂直方向を指定する水平垂直連続指定信号とを入力
とし、前記ｎ個のメモリの個々のランダムアクセスアド
レスを出力するｎ個のアドレス演算器と、前記ランダム
アクセスアドレスと表示アドレスを選択して前記メモリ
に供給するｎ個の選択器と、前記水平垂直連続指定信号
と、中央処理ユニットからの前記アドレスバスによりラ
ンダムアクセス時の画素単位のビット変換を行う第１の
データ変換器と、前記表示アドレスの制御のもとに、前
記メモリからのｎ画素表示データを水平ライン毎にスタ
ート画素を変更する第２のデータ変換器とを備えたこと
を特徴とする画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312767A JPH01154285A (ja) | 1987-12-10 | 1987-12-10 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312767A JPH01154285A (ja) | 1987-12-10 | 1987-12-10 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154285A true JPH01154285A (ja) | 1989-06-16 |
Family
ID=18033174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312767A Pending JPH01154285A (ja) | 1987-12-10 | 1987-12-10 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01154285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017539003A (ja) * | 2014-11-05 | 2017-12-28 | ルネサス・エレクトロニクス・ヨーロッパ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツングＲｅｎｅｓａｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｕｒｏｐｅ Ｇｍｂｈ | メモリアクセスユニット |
-
1987
- 1987-12-10 JP JP62312767A patent/JPH01154285A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017539003A (ja) * | 2014-11-05 | 2017-12-28 | ルネサス・エレクトロニクス・ヨーロッパ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツングＲｅｎｅｓａｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｕｒｏｐｅ Ｇｍｂｈ | メモリアクセスユニット |
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