JPH0727558B2 - 画像メモリ装置 - Google Patents
画像メモリ装置Info
- Publication number
- JPH0727558B2 JPH0727558B2 JP62268606A JP26860687A JPH0727558B2 JP H0727558 B2 JPH0727558 B2 JP H0727558B2 JP 62268606 A JP62268606 A JP 62268606A JP 26860687 A JP26860687 A JP 26860687A JP H0727558 B2 JPH0727558 B2 JP H0727558B2
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- JP
- Japan
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- screen
- random access
- data
- memory device
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- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
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- Image Input (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータグラフィックス、画像処理にお
いて画素のビット単位で高速にランダムアクセスを可能
にした画像メモリ装置に関するものである。
いて画素のビット単位で高速にランダムアクセスを可能
にした画像メモリ装置に関するものである。
従来の技術 従来の画像メモリ装置は第３図のような構成になってい
る。11は中央処理装置（以下CPUと記す）からのアドレ
スと、ディスプレイアドレスをインターリーブに切換え
る選択器、12,13,14は画像の各画素を構成するビットに
対応するメモリ素子で、ｎ個で構成されているCPUアド
レスがメモリに供給された場合に、CPUがメモリ素子と
データの読み書きを行ない、ディスプレイアドレスが供
給されたときは、メモリ素子から出力されるデータをモ
ニタ等に出力する。
る。11は中央処理装置（以下CPUと記す）からのアドレ
スと、ディスプレイアドレスをインターリーブに切換え
る選択器、12,13,14は画像の各画素を構成するビットに
対応するメモリ素子で、ｎ個で構成されているCPUアド
レスがメモリに供給された場合に、CPUがメモリ素子と
データの読み書きを行ない、ディスプレイアドレスが供
給されたときは、メモリ素子から出力されるデータをモ
ニタ等に出力する。
以上のように構成された従来の画像メモリ装置につい
て、以下その動作について説明する。
て、以下その動作について説明する。
第４図（ａ），（ｂ），（ｃ），（ｄ）は、第３図の従
来例によるタイミングチャートである。11の選択器は、
第４図の選択器制御信号によって、CPUアドレスとディ
スプレイアドレスが交互にメモリ素子に供給される。こ
のとき、CPUアドレスは各メモリ素子に対して共通であ
り、しかも、CPUデータバスのビット配列と、各メモリ
素子のビット配列は固定である。又、ディスプレイアク
セス時に各メモリから出力されるデータラインのビット
配列も固定である。
来例によるタイミングチャートである。11の選択器は、
第４図の選択器制御信号によって、CPUアドレスとディ
スプレイアドレスが交互にメモリ素子に供給される。こ
のとき、CPUアドレスは各メモリ素子に対して共通であ
り、しかも、CPUデータバスのビット配列と、各メモリ
素子のビット配列は固定である。又、ディスプレイアク
セス時に各メモリから出力されるデータラインのビット
配列も固定である。
発明が解決しようとする問題点 しかしながら上記のような構成では、１画素ｎビット構
成であっても、奥行き方向に画面分割した画像におい
て、分割画面のある特定の画面にCPUアクセスによって
書き込みたい場合、まずメモリ素子からデータを読み出
し、特定のビットのみを変更して再書き込みをしなくて
はならない。例えば、ｎ＝16として、奥行き方向に４分
割された画像において、ある特定の分割画面、例えば♯
１〜♯４のメモリ素子に対応する分割画面（CPUデータ
バスのMSBから４ビットと対応）に書き込みを行なう場
合、16ビット幅の画素データを読み出し、MSBから４ビ
ットに変換をかけ、再書き込みをしなくてはならなくデ
ータ処理時間が低速となる。
成であっても、奥行き方向に画面分割した画像におい
て、分割画面のある特定の画面にCPUアクセスによって
書き込みたい場合、まずメモリ素子からデータを読み出
し、特定のビットのみを変更して再書き込みをしなくて
はならない。例えば、ｎ＝16として、奥行き方向に４分
割された画像において、ある特定の分割画面、例えば♯
１〜♯４のメモリ素子に対応する分割画面（CPUデータ
バスのMSBから４ビットと対応）に書き込みを行なう場
合、16ビット幅の画素データを読み出し、MSBから４ビ
ットに変換をかけ、再書き込みをしなくてはならなくデ
ータ処理時間が低速となる。
本発明の目的は、上記従来の問題点を解消するもので、
１画素当りのビット数（ｎ）に対応するｎ個のメモリ素
子から構成される画像メモリを奥行き方向に画面分割を
行ない、各分割画面単位でランダムアクセス可能な画像
メモリ装置を提供することを目的とする。
１画素当りのビット数（ｎ）に対応するｎ個のメモリ素
子から構成される画像メモリを奥行き方向に画面分割を
行ない、各分割画面単位でランダムアクセス可能な画像
メモリ装置を提供することを目的とする。
問題点を解決するための手段 本発明は一画素当りのビット数（ｎ）に対応するｎ個の
メモリ素子と、中央処理ユニットからのランダムアクセ
スのアドレスと画面の奥行き方向の分割、及び分割画面
のアドレス指定をする分割画面指定信号とを入力とし、
上記各メモリ素子のランダムアクセスアドレスとなるｎ
個のアドレス演算器と、上記ランダムアクセスアドレス
とディスプレイアドレスを選択して前記メモリ素子に供
給するｎ個の選択器と、中央処理装置からのランダムア
クセス時のデータ変換を上記分割画面指定信号により行
なう第１のデータ変換器とディスプレイアクセス時のメ
モリ素子出力のデータ変換を行なう第２のデータ変換器
とを具備した画像メモリ装置であり、２の指数倍の奥行
き方向の画面分割において、各分割単位でランダムアク
セス可能にしたものである。
メモリ素子と、中央処理ユニットからのランダムアクセ
スのアドレスと画面の奥行き方向の分割、及び分割画面
のアドレス指定をする分割画面指定信号とを入力とし、
上記各メモリ素子のランダムアクセスアドレスとなるｎ
個のアドレス演算器と、上記ランダムアクセスアドレス
とディスプレイアドレスを選択して前記メモリ素子に供
給するｎ個の選択器と、中央処理装置からのランダムア
クセス時のデータ変換を上記分割画面指定信号により行
なう第１のデータ変換器とディスプレイアクセス時のメ
モリ素子出力のデータ変換を行なう第２のデータ変換器
とを具備した画像メモリ装置であり、２の指数倍の奥行
き方向の画面分割において、各分割単位でランダムアク
セス可能にしたものである。
作用 上記構成により、奥行き方向に２の指数倍に分割した特
定の分割画面のみをランダムアクセスで読み書きするこ
とができ、そのため、複数枚の分割画像を連続的にアク
セスすることが可能となり、特定の分割画面にダイレク
トメモリアクセス （DMA）転送も容易に実現できる。
定の分割画面のみをランダムアクセスで読み書きするこ
とができ、そのため、複数枚の分割画像を連続的にアク
セスすることが可能となり、特定の分割画面にダイレク
トメモリアクセス （DMA）転送も容易に実現できる。
実施例 第１図は本発明の画像メモリ装置の一実施例を示すブロ
ック図である。31,32,33はCPUアドレスを分割画面数、
及び特定の分割画面をアクセスするためのアドレスを算
出するアドレス演算器、34,35,36はディスプレイアドレ
スとアドレス演算後のCPUアドレスを切替える選択器、3
7,38,39は画素のビット数に対応するメモリ素子、40はC
PUアクセスした場合のCPUデータバスとメモリ素子のメ
モリデータバスとのビット配列を変換する第１のデータ
変換器（１）、41はメモリ素子から出力されメモリデー
タバス上のディスプレイデータをディスプレイに送出す
る際のビット配列を変更する第２のデータ変換器であ
る。
ック図である。31,32,33はCPUアドレスを分割画面数、
及び特定の分割画面をアクセスするためのアドレスを算
出するアドレス演算器、34,35,36はディスプレイアドレ
スとアドレス演算後のCPUアドレスを切替える選択器、3
7,38,39は画素のビット数に対応するメモリ素子、40はC
PUアクセスした場合のCPUデータバスとメモリ素子のメ
モリデータバスとのビット配列を変換する第１のデータ
変換器（１）、41はメモリ素子から出力されメモリデー
タバス上のディスプレイデータをディスプレイに送出す
る際のビット配列を変更する第２のデータ変換器であ
る。
以上のように構成された本実施例の画像メモリ装置につ
いて、第２図の分割画面にもとづいて動作を説明する。
第１図において、ｎ＝８とし、CPUデータバス幅＝８と
する。又、１画素８ビットで構成される画像を２分割
し、分割画面1,2を各４ビットの分割画素で成立ってい
るとする。
いて、第２図の分割画面にもとづいて動作を説明する。
第１図において、ｎ＝８とし、CPUデータバス幅＝８と
する。又、１画素８ビットで構成される画像を２分割
し、分割画面1,2を各４ビットの分割画素で成立ってい
るとする。
ディスプレイアドレスは0,1,2,……とカウントアップさ
れ、１画面出力を終了すると再び０から繰り返す。この
ディスプレイアドレスは♯１〜♯８までの選択器34,35,
36によってディスプレイサイクル期間にメモリ素子37,3
8,39のアドレスとして供給される。一方、CPUアドレス
は、♯１〜♯８までの演算器31,32,33によって、分割画
面数と、分割画面1,2の指定をする分割画面指定信号に
応じて各メモリ素子37,38,39に供給するアドレス演算を
実行する。ここで分割画面１をアクセスする場合、CPU
アドレスが“0"ならば、♯１〜♯４までのアドレス演算
器出力は“0",♯５〜♯８のアドレス演算器出力は“1"
である。逆に、分割画面２をアクセスする場合、CPUア
ドレスが“0"ならば、♯１〜♯４までのアドレス演算器
出力は“1"で♯５〜♯８までのアドレス演算器出力は
“0"である。
れ、１画面出力を終了すると再び０から繰り返す。この
ディスプレイアドレスは♯１〜♯８までの選択器34,35,
36によってディスプレイサイクル期間にメモリ素子37,3
8,39のアドレスとして供給される。一方、CPUアドレス
は、♯１〜♯８までの演算器31,32,33によって、分割画
面数と、分割画面1,2の指定をする分割画面指定信号に
応じて各メモリ素子37,38,39に供給するアドレス演算を
実行する。ここで分割画面１をアクセスする場合、CPU
アドレスが“0"ならば、♯１〜♯４までのアドレス演算
器出力は“0",♯５〜♯８のアドレス演算器出力は“1"
である。逆に、分割画面２をアクセスする場合、CPUア
ドレスが“0"ならば、♯１〜♯４までのアドレス演算器
出力は“1"で♯５〜♯８までのアドレス演算器出力は
“0"である。
又、分割画面１をアクセスする場合には、第１のデータ
変換器（１）40はCPUデータバスのMSB（D7）が♯１のメ
モリ素子37のデータライン（M7）に接続され、以下D6が
♯２メモリ素子38のデータライン（M6）と順番にD0が♯
８のメモリ素子39のデータライン（M0）に接続されるよ
うに変換する。逆に分割画面２をアクセスする場合に
は、D7M3,D6M2,……D4M0,D3M7,……D0M4と接
続される。CPUアドレスが“1"で、分割画面１をアクセ
スする場合、♯１〜♯４のアドレス演算器出力は“2",
♯５〜♯８のアドレス演算器出力は“3",分割画面２を
アクセスする場合には、その逆となる。
変換器（１）40はCPUデータバスのMSB（D7）が♯１のメ
モリ素子37のデータライン（M7）に接続され、以下D6が
♯２メモリ素子38のデータライン（M6）と順番にD0が♯
８のメモリ素子39のデータライン（M0）に接続されるよ
うに変換する。逆に分割画面２をアクセスする場合に
は、D7M3,D6M2,……D4M0,D3M7,……D0M4と接
続される。CPUアドレスが“1"で、分割画面１をアクセ
スする場合、♯１〜♯４のアドレス演算器出力は“2",
♯５〜♯８のアドレス演算器出力は“3",分割画面２を
アクセスする場合には、その逆となる。
即ち、♯１〜♯４のアドレス演算器は分割画面１をアク
セスする場合には、CPUアドレスの２倍のアドレスを出
力，分割画面２をアクセスする場合にはCPUアドレスの
２倍に１を加算したアドレスを出力する。♯５〜♯８の
アドレス演算器はその逆の出力をする。
セスする場合には、CPUアドレスの２倍のアドレスを出
力，分割画面２をアクセスする場合にはCPUアドレスの
２倍に１を加算したアドレスを出力する。♯５〜♯８の
アドレス演算器はその逆の出力をする。
一方、第２のデータ変換器（２）41では、ディスプレイ
アドレスが“0"の場合の♯１〜♯８のメモリ素子37,38,
39のデータ出力は各データライン、M7〜M0は、ディスプ
レイデータバスのデータラインQ7〜Q0との接続におい
て、Mm＝Qm（ｍ＝０〜７）となり、ディスプレイアドレ
スが“1"の場合には、Mm＝Qm+4（ｍ＝０〜３），Mm+4＝
Qm（ｍ＝０〜３）と接続される。即ち、ディスプレイア
ドレスが偶数の場合は、 Mm＝Qm（ｍ＝０〜７） ディスプレイアドレスが奇数の場合は、 M4＝Qm+4（ｍ＝０〜３）， Mm+4＝Qm（ｍ＝０〜３） と接続される。
アドレスが“0"の場合の♯１〜♯８のメモリ素子37,38,
39のデータ出力は各データライン、M7〜M0は、ディスプ
レイデータバスのデータラインQ7〜Q0との接続におい
て、Mm＝Qm（ｍ＝０〜７）となり、ディスプレイアドレ
スが“1"の場合には、Mm＝Qm+4（ｍ＝０〜３），Mm+4＝
Qm（ｍ＝０〜３）と接続される。即ち、ディスプレイア
ドレスが偶数の場合は、 Mm＝Qm（ｍ＝０〜７） ディスプレイアドレスが奇数の場合は、 M4＝Qm+4（ｍ＝０〜３）， Mm+4＝Qm（ｍ＝０〜３） と接続される。
分割画面数を２としたが、２の指数倍、即ち、８分割,4
分割,2分割,1分割のそれぞれでアドレス変換器31,32,33
でのCPUアドレスの変換，及び第1,第２のデータ変換器4
0,41の動作も容易である。
分割,2分割,1分割のそれぞれでアドレス変換器31,32,33
でのCPUアドレスの変換，及び第1,第２のデータ変換器4
0,41の動作も容易である。
以上のように本実施例によれば、一画素当りのビット数
に対応する個数のメモリ素子と、各メモリ素子のランダ
ムアクセスアドレスを演算するアドレス演算器と、ラン
ダムアクセスアドレスとディスプレイアドレスを交互に
各メモリ素子に供給する選択器と、ランダムアクセス時
のデータ変換を行なう第１のデータ変換器と、ディスプ
レイデータのデータ変換を行なう第２のデータ変換器を
設けることにより、奥行き方向に分割した画面を高速に
ランダムアクセスすることができる。
に対応する個数のメモリ素子と、各メモリ素子のランダ
ムアクセスアドレスを演算するアドレス演算器と、ラン
ダムアクセスアドレスとディスプレイアドレスを交互に
各メモリ素子に供給する選択器と、ランダムアクセス時
のデータ変換を行なう第１のデータ変換器と、ディスプ
レイデータのデータ変換を行なう第２のデータ変換器を
設けることにより、奥行き方向に分割した画面を高速に
ランダムアクセスすることができる。
発明の効果 本発明は、一画素当りのビット数に対応する個数のメモ
リ素子と、各メモリ素子のランダムアクセス時のアドレ
ス演算を実行するアドレス演算器と、ランダムアクセス
時のデータ変換を行なう第１のデータ変換器と、ディス
プレイアクセス時のデータ出力を変換する第２のデータ
変換器を設けることにより、奥行き方向に２の指数倍に
分割した特定の分割画面のみをランダムアクセスで読み
書きするることがけい、そのため、複数枚の分割画像を
連続的にアクセスすることが可能となり、特定の分割画
面にダイレクトメモリアクセス（DMA）転送も容易に実
現できる画像メモリ装置である。
リ素子と、各メモリ素子のランダムアクセス時のアドレ
ス演算を実行するアドレス演算器と、ランダムアクセス
時のデータ変換を行なう第１のデータ変換器と、ディス
プレイアクセス時のデータ出力を変換する第２のデータ
変換器を設けることにより、奥行き方向に２の指数倍に
分割した特定の分割画面のみをランダムアクセスで読み
書きするることがけい、そのため、複数枚の分割画像を
連続的にアクセスすることが可能となり、特定の分割画
面にダイレクトメモリアクセス（DMA）転送も容易に実
現できる画像メモリ装置である。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の分割画面とメモリ素子の対応図、第３図は従来の
画像メモリ装置のブロック図、第４図は第３図のタイン
グチャートである。 11……選択器、12,13,14……メモリ素子、31,32,33……
アドレス演算器、34,35,36……選択器、37,38,39……メ
モリ素子、40……第１のデータ変換器、41……第２のデ
ータ変換器。
１図の分割画面とメモリ素子の対応図、第３図は従来の
画像メモリ装置のブロック図、第４図は第３図のタイン
グチャートである。 11……選択器、12,13,14……メモリ素子、31,32,33……
アドレス演算器、34,35,36……選択器、37,38,39……メ
モリ素子、40……第１のデータ変換器、41……第２のデ
ータ変換器。
Claims (1)
- 【請求項１】一画素当りのビット数（ｎ）に対応するｎ
個のメモリ素子と、中央処理ユニットからのランダムア
クセスのアドレスと画面の奥行き方向の分割、及び分割
画面のアドレス指定をする分割画面指定信号とを入力と
し、上記各メモリ素子のランダムアクセスアドレスとな
るｎ個のアドレス演算器と、上記ランダムアクセスアド
レスとディスプレイアドレスを選択して前記メモリ素子
に供給するｎ個の選択器と、中央処理ユニットからのラ
ンダムアクセス時のデータ変換を上記分割画面指定信号
により行なう第１のデータ変換器とディスプレイアクセ
ス時のメモリ素子出力のデータ変換を行なう第２のデー
タ変換器とを具備し、２の指数倍の奥行き方向の画面分
割を行ない、各分割画面単位でランダムアクセス可能に
したことを特徴とする画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268606A JPH0727558B2 (ja) | 1987-10-23 | 1987-10-23 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268606A JPH0727558B2 (ja) | 1987-10-23 | 1987-10-23 | 画像メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01111278A JPH01111278A (ja) | 1989-04-27 |
| JPH0727558B2 true JPH0727558B2 (ja) | 1995-03-29 |
Family
ID=17460872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268606A Expired - Lifetime JPH0727558B2 (ja) | 1987-10-23 | 1987-10-23 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727558B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522178B1 (en) * | 1991-01-23 | 2000-06-14 | Seiko Epson Corporation | Data store and image processing system comprising said data store |
-
1987
- 1987-10-23 JP JP62268606A patent/JPH0727558B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01111278A (ja) | 1989-04-27 |
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