JPH0581914B2

JPH0581914B2 -

Info

Publication number: JPH0581914B2
Application number: JP59030278A
Authority: JP
Inventors: Makoto Fujita; Yasushi Fukunaga
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-02-22
Filing date: 1984-02-22
Publication date: 1993-11-16
Also published as: JPS60176094A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、多層構成の画像メモリを、高速に、
読み出し、書き込む方式に係り、特に、画像メモ
リの各層に演算装置を設け図形、画像を高速に処
理する好適な多層構造をなす画像メモリのアクセ
ス装置に関する。

〔発明の背景〕

従来のカラー画像の表示制御装置を第１図と第
２図を用いて説明する。

第１図は、１画素Ｎビツトのカラー情報をもつ
Ｎ層より成る画像メモリ４０７，４０８，４０９
を各層の画像メモリ単位に、マイクロプロセツサ
などの制御装置４０１がアクセスする方式を示し
たブロツク図である。制御装置４０１は、画像メ
モリのアドレス信号４０２により画像メモリの１
ワードを指定する。アドレス信号４０２の一部
は、データスイツチ４０６とメモリコントロール
スイツチ４０５に入力され、制御装置４０１から
のメモリコントロール信号４０３と、データライ
ン４０４はＮ層の画像メモリ４０７，４０８，４
０９のどれか一つに接続される。このように指定
される１ワードデータは、制御装置４０１のメモ
リコントロール信号４０３に従つて、読み出し書
き込みが行なわれる。画像メモリ４０７，４０
８，４０９のデータは、常時、デイスプレイコン
トローラ４１０に読み出され、CRTなどの表示
装置４１１に表示される。このようなメモリアク
セス方式では、一つの画素を書き込むために、画
像メモリの層の数、すなわちＮ回メモリアクセス
を行なわなければならない。但し、１ワードを構
成するビツト数をＷとすると、水平に並んだＭ画
素は、やはり、Ｎ回のメモリアクセスで行なえ
る。

第２図に、画素単位に画像メモリをアクセスす
る画像メモリの制御回路のブロツク図を示す。

制御装置４０１から出るＮビツトのデータライ
ン４０４は、画像メモリの各層〜４１２，４１
３，４１４に各々一ビツトずつ接続される。アド
レス信号４０２は、画像メモリの各層４１２，４
１３，４１４の一ビツトを指定し、そのＮビツト
の信号、即ち、一画素のデータに対し、メモリコ
ントロール信号４０３によつて書き込み、又は、
読み出しを行なう。この様に画素単位に画像メモ
リをアクセスする方式は、直線を描画する時の様
な場合には、有効であるが、塗り漬しなどのラス
ター単位の処理には向いていない。なぜならば、
画像メモリ４１２，４１３，４１４は通常デイス
プレーコントローラ４１０に読み出されるとき
は、複数画素分読み出され、表示装置４１１に表
示される。従つて、画像メモリの１つのプレーン
に対し、実際にはデータラインが１ビツトではな
く、複数のビツト存在し、画像メモリのアクセス
時には、その内、１ビツトしか使用しないため、
ラスタ方向にメモリアクセスを行なう時は、同じ
メモリアドレスを複数回アクセスすることになり
効率が悪い。

〔発明の目的〕

本発明の目的は、カラー情報等を保持する多層
構造の画像メモリに対し、複数画素からなる画像
データの読み出し、変更、書き込み、特に画像メ
モリ内における画像データの転送などの処理を高
速に行ない得る画像メモリのアクセス装置を提供
するにある。

〔発明の概要〕

本発明の要点は、画像メモリの各層に演算装置
を設け、各層が並列に画像データを処理し、且
つ、前記演算装置は、少なくとも、画像メモリに
記憶された複数画素で構成される転送元の画像デ
ータを保持する直列に接続された第一及び第二の
画像データ保持手段と、前記画像メモリ内の転送
先の画像データを保持する第三の画像データ保持
手段と、前記第一及び第二の保持手段から出力さ
れる画像データを合わせて任意のビツト数シフト
するシフト手段と、前記シフト手段の出力及び前
記第三の保持手段に保持された画像データとの間
で少なくとも排他的論理和を含む論理演算を行う
手段とを備えることにある。

〔発明の実施例〕

以下、本発明の一実施例を第３図、第４図およ
び第５図により説明する。

第３図は、読み出し書き込みのデータ幅が８ビ
ツトで1024×1024画素の二値画像を記憶する画像
メモリ１と、画像メモリ１の内容をビデオ信号１
５１に変換する並列直列変換器８から成り、第４
図の一層の画像メモリである例えば１０１の構成
を示す。制御信号バス４１は、リードライト信号
を含み、リードライト信号は、画像メモリ１を構
成するメモリ素子のリードライト端子に接続され
ている。

第４図は、本発明の画像メモリのアクセス方式
を実現するための、カラー画像の表示装置の構成
の一例を示す。第４図で示した画像メモリ１０１
と同一の構成から成る画像メモリ１０２，…，１
０Ｎと、演算装置１１１，１１２，…，１１Ｎと
の間は、各々８ビツト幅のローカルデータバス１
２１，１２２，…，１２Ｎで接続されている。制
御装置５と演算装置１１１，１１２，…，１１Ｎ
の間は、８ビツトのデータバス２と、制御信号バ
ス４１とで結ばれている。データバス２は、その
１ビツト目である、データ入出力信号２１が１番
目の演算装置１１１に、２ビツト目が２番目の演
算装置にと、順次、８ビツト目が８番の演算装置
に接続されている。Ｎが９以上の場合、Ｎビツト
目のデータは、（Nmod8）ビツト目の演算装置に
接続される。

第５図は、第４図第１番目の演算装置１１１の
構成を示す図で、第２番目から第Ｎ番目までの演
算装置１１２，…，１１Ｎも同一の構成となつて
いる。演算装置１１１は、ローカルデータバス１
２１上の８ビツトのデータをラツチする第一のレ
ジスタ２０２と、第１のレジスタ２０２の内容を
ラツチする第二のレジスタ２０３と、これらの16
ビツトデータを、０から15ビツトシフトして下位
８ビツトを出力するバレルシフタ２０４と、この
バレルシフタ２０４の出力とローカルデータバス
１２１上のデータをラツチする第三のレジスタ２
０８との論理演算を行なう演算器２０５と、その
論理演算結果と、第三のレジスタ２０８の内容と
を、ビツト単位で選択するマスクセレクタ２０６
と、マスクセレクタ２０６の出力をラツチし、ロ
ーカルデータバス１２１に、接続される第四のレ
ジスタ２０７と、ローカルデータバス１２１と、
データバス２とのインターフエースを取る第五の
双方向レジスタ２０１から成る。第五の双方向レ
ジスタ２０１は、１ビツトのデータ入出力信号２
１をラツチする機能と、その１ビツトデータの
“０”、“１”によつて、８ビツトの“00000000”
か“11111111”のいずれかにデータ幅の伸張を行
ない、ローカルデータバス１２１に送出制御を行
なう機能と、ローカルデータバス１２１上の８ビ
ツトのデータの内１ビツトをラツチする機能と、
その１ビツトデータを、データ入出力信号２１に
送出制御を行なう機能とから成り、これは、Ｄタ
イプのフリツプフロツプ２個と、８対１のセレク
タ１個と３ステータのバツフア９個により容易に
構成することができる。ところで制御信号バス４
１は、前述の画像メモリ１のリードライト信号１
ビツトと、データ入出力信号２１の１ビツトデー
タを第五の双方向レジスタ２０１に取り込む信号
１ビツトと取り込んだデータを伸長してローカル
データバス１２１に送出制御する信号１ビツト
と、ローカルデータバス１２１の８ビツトデータ
のうちどの１ビツトとを選択するかを決める３ビ
ツトデータと、その選択された１ビツトと、その
１ビツトデータを、データ入出力信号２１に送出制御する信号１ビ
ツトから成る第五の双方向レジスタ２０１の計７
ビツトの制御信号２１３と、第一のレジスタのラツチ信号２１０と、第二のレジスタのラツチ信号２１１と、バレルシフタ２０４のシフト数を制御する４ビ
ツトの制御信号２１２と、演算器２０５のフアンクシヨン（TTL IC
74LS181の論理演算モードに従う）を決める４ビ
ツトの制御信号２１４と、マスクセレクタ２０６
の各入力のビツト単位の選択を制御する８ビツト
の制御信号２１５と、第三のレジスタ２０８のラツチ信号２１７と、第四のレジスタ２０７のラツチ信号１ビツト
と、その取り込まれているデータとをローカルデ
ータバス１２１に送出制御する信号１ビツトから
成る計２ビツトの第四のレジスタ２０７の制御信
号２１６と、から成る。これらの制御信号バス４
１のうち、制御信号２１３のうち、第五の双方向
レジスタ２０１のデータをローカルデータバス１
２１へ送出制御する信号と、ローカルデータバス
１２１上の８ビツトから１ビツトを選択する信号
と、その信号を第五の双方向レジスタ２０１へ取
り込む信号、そして、ラツチ信号２１０，２１
１，２１７および制御信号２１２，２１４，２１
５，２１６は、各演算装置１１１，１１２，…，
１１Ｎに全て共通に接続されている。また、制御
信号バス４１のうち、制御信号２１３のデータ入
出力信号２１を、第五の双方向レジスタ２０１に
取り込む信号と、第五の双方向レジスタ２０１の
内容を、データ入出力信号２１へ送出制御する信
号とは、画像メモリ数Ｎが８以下の時は、他の制
御線と同様に、各演算装置１１１，１１２，…，
１１Ｎに共通に接続される。Ｎが８を越えた場合
は、８ごとに、これらの２信号は（Ｎ−１／８＋
１を越えない最も大きい整数個に分割される。す
なわち、制御装置５が演算装置１１１，１１２，
…１１Ｎの第五の双方向レジスタをアクセスする
場合、データバス２が、８ビツトであるため、８
個の第五の双方向レジスタ単位にアクセスを行な
うようにこれら制御信号を分割する。以下では更
宜上Ｎは８以下として説明を行なう。

さて、第４図で画像メモリ１０１，１０２，
…，１０Ｎから、ビデオ信号１５１，１５２，
…，１５Ｎを読み出し、カラー変換回路１３によ
つてカラービデオ信号１４に変換し、カラー
CRT６に、カラー画像を表示する操作は以下の
様に行う。

まず、画像メモリからのシリアルデータ１５
１，１５２，…，１５Ｎは、CRT制御装置７
（詳細は、日立マイクロコンピユータシステムデ
バイスデータブツク内のHD46505の項を参照）
からの表示アドレス７１をセレクタ９を介し、画
像メモリのアドレス信号９１で、画像メモリに与
え、読み出された各画面メモリの画像データを並
列直列変換器８によつて直列データに変換して得
られる。得られるＮビツトデータは、１画素の色
コードであり、カラー変換回路１３に入力され、
RGBのビデオ信号１４に変換される。このビデ
オ信号１４と、CRT制御装置７から出力される
周期信号７２がカラーCRT６に送出され、カラ
ー画像がCRT上に表示される。

以下に、制御装置５が、演算装置１１１，１１
２，…，１１Ｎを介して、画面メモリ１０１，１
０２，…，１０Ｎ内の画像メモリ１をアクセスす
る方式について述べる。

まず、画像メモリのあるＮビツトから成る１画
素分の情報をデータバス２にもつてくるために
は、制御装置５がアドレスバス３に、読み出そう
とする画素の含まれる画像メモリのアドレスを送
出し、アドレス選択信号４２をアドレスバス３側
に設定する。次に、制御信号２１３の８ビツトデ
ータから１ビツトを選択する３ビツトの信号に、
読み出そうとする画素が、読み出された８画素の
何番目かを設定し、上記制御信号２１３のローカ
ルデータバス１２１からのデータを取り込むラツ
チ信号を与える。また同時に、制御信号２１３の
データ入出力信号２１への送出制御信号により、
第五の双方向レジスタ２０１に取り込んだ目的の
画素情報がデータバス２に送出される。

次に、Ｎビツトの画素情報を画像メモリ上のあ
る点に書き込むには、まず、制御装置５が、デー
タバス２の上に書き込もうとする画素情報を送出
し、制御信号２１３によつて第五の双方向レジス
タ２０１に取り込む。取り込まれた１ビツトデー
タは、８ビツトのデータに伸長され同制御信号２
１３によりローカルデータバス１２１に送出さ
れ、制御信号２１０により第一レジスタ２０２に
取り込む。そして、バレルシフタの４ビツトの制
御信号２１２をシフト数０として演算器２０５の
一方の入力が第一のレジスタ２０２と同じデータ
となるようにする。一方、制御回路５は、目的の
書き込む点の含まれる画像メモリ１のアドレスを
アドレスバス３に与え、アドレス選択信号４２を
アドレスバス３側に設定し、画像メモリのデータ
がローカルデータバス１２１に送出された時点で
そのデータを第三のレジスタ２０８にラツチ信号
２１７により取り込む。この時、第五の双方向レ
ジスタ２０１のローカルデータバスへの出力と、
画像メモリの出力とが競合しないように、制御装
置５は、アドレス選択信号４２、制御信号２１３
を制御する。また、制御装置５は、書き込む画素
情報と、現在画像メモリにある書き込もうとする
点の画素情報とをどの様な論理で演算するかを制
御信号２１４で与え、書き込もうとする点が、そ
の点を含む画像メモリのアドレスに対応する８画
素の何番目にある分かを、８ビツトの情報でマス
クセレクタ２０６の制御信号２１５に与える。例
えば、左から２番目に、書き込む画素があるとす
れば、制御信号２１５は、２進数“01000000”と
いう信号となる。さてマスクセレクタ２０６の出
力が確定した後、制御信号２１６により、マスク
セレクタ２０６の出力を第４のレジスタに取り込
み、ローカルデータバス１２１に取り込んだデー
タを送出する。制御装置５は、制御信号バス４１
にリードライト信号をライトすることにより、書
き込もうとした点に、与えた画素情報と、書き込
まれる前にあつた画素情報との論理演算結果が書
き込まれる。この処理で制御信号２１５を適当に
変えることにより、最大８画素まで、同一画像情
報を書き込むことも可能である。

次に、画像メモリ上に水平方向に並んだ任意の
８画素を、画像メモリの１つのアドレスに対して
指定される８画素に各画素ごとに論理演算を施こ
して転送する方式について述べる。まず、転送さ
れる８画素は、２ワードのまたがり二つのアドレ
スで指定されるから画面上で左側の１ワードのあ
るアドレスを、ソースアドレスと呼ぶ。一方、転
送される先の８画素のアドレスをデステイネイシ
ヨンアドレスと呼ぶ。

制御装置５は、はじめに、ソースアドレスをア
ドレスバス３に送出し、アドレス選択信号４２を
アドレスバス３側に設定する。ソースアドレスに
対応した画像メモリのデータがローカルデータバ
ス１２１に送出された所で、ラツチ信号２１０に
より第１のレジスタ２０２に、画像データを取り
込む。これと同時に、制御装置５は、アドレスバ
ス３に、ソースアドレスに１を加えた（画面上で
（右側の）アドレスを送出する。

ソースアドレスに１を加えたアドレスの画像メ
モリのデータが、ローカルデータバス１２１に送
出された所でラツチ信号２１１とラツチ信号２１
０により、第一のレジスタ２０２の内容を、第二
のレジスタ２０３にラツチすると同時にローカル
データバス１２１上のデータを、第一のレジスタ
２０２に取り込む。次に、制御装置５は、制御信
号２１２に、転送される８画素の一番左の画素
が、ソースアドレスの８画素の左から何番目にあ
るかを二進数が表わした値を４ビツトの信号とし
て与える。また、制御信号２１４には、どのよう
な論理演算を行なうかを設定する。次に、制御装
置５は、アドレスバス３にデステイネイシヨンア
ドレスを与え、ローカルデータバス１２１に画像
メモリのデータが送出された所で、制御信号２１
７により第三のレジスタ２０８に取り込む。制御
信号２１５を全て“１”にし、演算器２０５の出
力をすべてマスクセレクタ２０６の出力とするよ
うに設定し、バレルシフタ２０４の出力と、第三
のレジスタ２０８の論理演算結果が、第四のレジ
スタ２０７の入力として確定した後、制御信号２
１６により第四のレジスタに、マスクセレクタの
出力を取り込むと同時に、ローカルデータバスに
送出する。そして、制御信号バス４１のリードラ
イト信号をライトにすることにより、画像メモリ
上のソースアドレスと、ソースアドレスに１を加
えたアドレスの連続する十六画素のうちの任意の
連続した八画素の画像データを、転送する前にデ
ステイネイシヨンアドレスに在つた８画素の画像
データと論理演算を施こした結果が、デステイネ
イシヨンアドレスに書き込まれる。この処理で、
マスクセレクタ２０６の制御信号２１５にマスク
情報を与えることにより、マスクのかかつた画像
の転送を行なうことができる。

このように本実施例によれば、画面メモリごと
に、演算装置を備え、それらが全て並列に単一画
像メモリ１をアクセスすることによつて、第１図
の従来の方式に比べ画面メモリの数倍高速な処理
が行なえ、第２図に示した方式に比べ８倍高速と
なる。また、演算装置に転送先の画素情報を保持
する、第一と第二のレジスタ及び、それらを任意
のビツト数シフトするバレルシフタと、転送先の
画素情報を保持する第三のレジスタと、バレルシ
フタの出力と、第三のレジスタとの論理演算を行
なう演算器、演算器の出力と、第三のレジスタと
をビツト単位に選択できるマスクセレクタと、転
送する画素情報を保持する第四のレジスタを持つ
ことにより、画像メモリ内の画像の転送が著しく
高速となる。

〔発明の効果〕

本発明によれば、一層の画像メモリ内の転送元
の画像データを転送先である書き込み先のメモリ
バウンダリにあわせる処理の高速化が可能とな
り、さらに演算装置を各画像メモリの層毎に設け
たことにより、上記の画像メモリ全体に対しての
画像データの転送等の処理の高速化が図られるも
のである。

【図面の簡単な説明】

第１図は画像メモリの層別にワード単位にアク
セスする表示制御装置のブロツク図、第２図は、
１画素単位に画像メモリをアクセスする表示制御
装置のブロツク図、第３図は本発明の一実施例の
カラー画像の表示制御装置の１枚の画面メモリの
構成図、第４図は本発明の一実施例のカラー画像
の表示制御装置の構成図、第５図は演算装置のブ
ロツク図である。１……画面メモリ、２……データバス、３……
アドレスバス、４１……制御信号バス、４２……
アドレス選択信号、５……制御装置、６……カラ
ーCRT、７……CRT制御回路、７１……表示ア
ドレス、７２……同期信号、８……並列直列変換
器、９……セレクタ、１０１，１０２，…，１０
Ｎ……第１から第Ｎ番目の画面メモリ、１１１，
１１２，…，１１Ｎ……第１から第Ｎ番目の演算
装置、１３……カラー変換回路、２０４……バレ
ルシフタ、２０５……演算器、２０６……セレク
タ、２０７，２０８，２１０，２１１……レジス
タ、４０１……メモリ制御装置、４０２……アド
レス信号、４０３……メモリコントロール信号、
４０４……データライン、４０７，４０８，４０
９，４１２，４１３，４１４……画像メモリ、４
１０……デイスプレスコントローラ、４１１……
CRT。

Claims

【特許請求の範囲】１カラーの画像データを記憶する多層構造の画
像メモリと、この画像メモリをラスター方向に順
次読み出し、表示装置に送出する手段と、前記画
像メモリのアドレスを発生し、前記画像メモリの
読み出し、書き込みを制御する制御装置からなる
ものにおいて、前記画像メモリと前記制御装置との間に、少な
くとも、前記画像メモリに記憶された複数画素で
構成される転送元の画像データを保持する直列に
接続された第一及び第二の画像データ保持手段
と、前記画像メモリ内の転送先の画像データを保
持する第三の画像データ保持手段と、前記第一及
び第二の保持手段から出力される画像データを合
わせて任意のビツト数シフトするシフト手段と、
前記シフト手段の出力及び前記第三の保持手段に
保持された画像データとの間で少なくとも排他的
論理和を含む論理演算を行う手段とからなる演算
装置を、前記画像メモリを構成する各層毎に設け
たことを特徴とする画像メモリのアクセス装置。２特許請求の範囲第１項記載の画像メモリのア
クセス装置において、前記直列に接続された第一
及び第二の保持手段のうち、前記第二の画像デー
タ保持手段は、前記第一の画像データ保持手段に
新たな画像データが保持されるとそれまで前記第
一の画像データ保持手段に保持されていた画像デ
ータを取り込み保持することを特徴とする画像メ
モリのアクセス装置。