JPH01155653A - 高電圧併合バイポーラ／ｃｍｏｓ集積回路 - Google Patents
高電圧併合バイポーラ／ｃｍｏｓ集積回路Info
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- JPH01155653A JPH01155653A JP63284083A JP28408388A JPH01155653A JP H01155653 A JPH01155653 A JP H01155653A JP 63284083 A JP63284083 A JP 63284083A JP 28408388 A JP28408388 A JP 28408388A JP H01155653 A JPH01155653 A JP H01155653A
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- JP
- Japan
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- transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は全般的に集積回路に関連し、更に具体的に言え
ば、高電圧リニア・アプリケーションに応用される、Ｎ
ウェルをベースとした併合バイポーラ／０ＭＯ８１１Ｍ
回路と、その製造方法に関連する。
ば、高電圧リニア・アプリケーションに応用される、Ｎ
ウェルをベースとした併合バイポーラ／０ＭＯ８１１Ｍ
回路と、その製造方法に関連する。
従来の技術及び問題点
エレクトロニクス産業では、種々な機能を単一の集積回
路に集積することで、性能を改良し、システムの寸法を
小さくし、システムの信頼性を増大させようとするのが
主流である。この様な多くの応用では、アナログとデジ
タル機能の組合ゼを必要とする。
路に集積することで、性能を改良し、システムの寸法を
小さくし、システムの信頼性を増大させようとするのが
主流である。この様な多くの応用では、アナログとデジ
タル機能の組合ゼを必要とする。
アナログ及びデジタル機能の両方を最適に作動させるに
は、二つの半導体技術が望ましい。アナログ機能には、
バイポーラ技術の高電圧能力、低ノイズ、より速いスピ
ードにより、優れた回路が１ｉＪ造される。−５０ＭＯ
８技術は、部品実装密度が高く、また電力が少なくてす
むので、一般的にデジタル回路にとって優れている。デ
ジタルとアナログの両方を最適に作動させ、両者を合わ
せて使用させるために、両方の技術を単一の回路で利用
可能にする、併合バイポーラ・０ＭＯ５技術（以後Ｂ
ｉ ０ＭＯ８と呼ぶ）が開発されてきた。
は、二つの半導体技術が望ましい。アナログ機能には、
バイポーラ技術の高電圧能力、低ノイズ、より速いスピ
ードにより、優れた回路が１ｉＪ造される。−５０ＭＯ
８技術は、部品実装密度が高く、また電力が少なくてす
むので、一般的にデジタル回路にとって優れている。デ
ジタルとアナログの両方を最適に作動させ、両者を合わ
せて使用させるために、両方の技術を単一の回路で利用
可能にする、併合バイポーラ・０ＭＯ５技術（以後Ｂ
ｉ ０ＭＯ８と呼ぶ）が開発されてきた。
二つの基本的なり ｉ ０ＭＯ８工程、即ちバイポーラ
をベースとしたＢ ｉ ０ＭＯ８工程と、０ＭＯ８をベ
ースとした（Ｎウェルをベースとした）Ｂｉ ０ＭＯ８
工程が、−殻内に用いられる。バイポーラをベースとし
たＢ ｉ ０ＭＯ８工程には、アナログ機能に対して高
電圧を処理する能力があるが、幾つかの欠陥がある。第
一に０ＭＯ３装置は集積回路で一般的に最も使用されて
いる装置であるが、バイポーラ装Ｕを最適に作動させる
には、０ＭＯ８装置を犠牲にする。通常−つの回路には
８０乃至９０％のデジタル機能が含まれる。第二に深い
接合分離のために、ＮＰＮ寸法はバイポーラをベースと
した工程において大きくなる。第三にバイポーラをベー
スとする工程は、ＰウェルＣＭＯ８工程を必要とする。
をベースとしたＢ ｉ ０ＭＯ８工程と、０ＭＯ８をベ
ースとした（Ｎウェルをベースとした）Ｂｉ ０ＭＯ８
工程が、−殻内に用いられる。バイポーラをベースとし
たＢ ｉ ０ＭＯ８工程には、アナログ機能に対して高
電圧を処理する能力があるが、幾つかの欠陥がある。第
一に０ＭＯ３装置は集積回路で一般的に最も使用されて
いる装置であるが、バイポーラ装Ｕを最適に作動させる
には、０ＭＯ８装置を犠牲にする。通常−つの回路には
８０乃至９０％のデジタル機能が含まれる。第二に深い
接合分離のために、ＮＰＮ寸法はバイポーラをベースと
した工程において大きくなる。第三にバイポーラをベー
スとする工程は、ＰウェルＣＭＯ８工程を必要とする。
これはＰウェルＣＭＯ８工程が、高速のＮＭｏ８装置を
犠牲にして、速度の遅い１ＭＯ８装置を最適に作動させ
るので、ＡＳＩＣ基本セル・ライブラリにとって一般的
に好ましくはない。
犠牲にして、速度の遅い１ＭＯ８装置を最適に作動させ
るので、ＡＳＩＣ基本セル・ライブラリにとって一般的
に好ましくはない。
第二のＢ ｉ ０ＭＯ８工程、即ちＮウェルをベースと
する工程には、多くのＡＳＩＣ１本セル・ライブラリと
両立性があるという利点があり、ＮＭｏ５装置に軽くド
ーピングされたＰ−エピタキシャル層を提供し、高速の
ＮＭｏ８装置をもたらす。
する工程には、多くのＡＳＩＣ１本セル・ライブラリと
両立性があるという利点があり、ＮＭｏ５装置に軽くド
ーピングされたＰ−エピタキシャル層を提供し、高速の
ＮＭｏ８装置をもたらす。
しかしながら、従来の技術のＮウェル装置は、高電圧バ
イポーラ装置を必要とする、混合アノ−ログ・デジタル
応用には不適当である。ＮつＩル工程の流れは、ＣＭＯ
３装謂の特性を変えることなしには、高電圧（５ボルト
以上）の応用に役立たない。更にＮウェルをベースとし
た工程は、アナログが良く機能するのに必要な低いシー
ト・ベースを提供しない。
イポーラ装置を必要とする、混合アノ−ログ・デジタル
応用には不適当である。ＮつＩル工程の流れは、ＣＭＯ
３装謂の特性を変えることなしには、高電圧（５ボルト
以上）の応用に役立たない。更にＮウェルをベースとし
た工程は、アナログが良く機能するのに必要な低いシー
ト・ベースを提供しない。
多くの基本「セル」が、バイポーラ及び０ＭＯ８応用の
ために開発されてきた。これらのセルを使用すれば、設
計時間が短縮され、設計エラーが無くなる。しかしなが
ら基本ＣＭＯＳセルは、高電圧応用にまで拡張される従
来の技術のＢｉＣＭＯ８工程で用いられない。これはＣ
ＭＯ８Ｑ［の特性が、セルが設計されたものとは、相違
する結果となるためである。新しい工程のために、基本
セル・ライブラリを再び特性づけたり、再び設計するこ
とには、費用と時間が掛かる。
ために開発されてきた。これらのセルを使用すれば、設
計時間が短縮され、設計エラーが無くなる。しかしなが
ら基本ＣＭＯＳセルは、高電圧応用にまで拡張される従
来の技術のＢｉＣＭＯ８工程で用いられない。これはＣ
ＭＯ８Ｑ［の特性が、セルが設計されたものとは、相違
する結果となるためである。新しい工程のために、基本
セル・ライブラリを再び特性づけたり、再び設計するこ
とには、費用と時間が掛かる。
従って、Ｂ ｉ ＣＭＯＳライブラリの部分的セットと
して、存在するＣＭＯ８基本セル・ライブラリの使用を
可能にしながら、高性能アナログ及びデジタル機能を提
供できるＢ ｉ ０ＭＯ８技術への要求がある。更に８
ｉ ０ＭＯ８技術のバイポーラにおいて、２０乃至３
０ボルトの範囲の電圧を処理できることが望ましい。
して、存在するＣＭＯ８基本セル・ライブラリの使用を
可能にしながら、高性能アナログ及びデジタル機能を提
供できるＢ ｉ ０ＭＯ８技術への要求がある。更に８
ｉ ０ＭＯ８技術のバイポーラにおいて、２０乃至３
０ボルトの範囲の電圧を処理できることが望ましい。
問題点を解決するための手段及び作用
本発明によると、従来の併合バイポーラ／０ＭＯ８装置
に係わる欠点や問題点を、著しく排除もしくは妨げる、
併合バイポーラ及び０ＭＯ８技術が提供される。
に係わる欠点や問題点を、著しく排除もしくは妨げる、
併合バイポーラ及び０ＭＯ８技術が提供される。
本発明による集積回路は、Ｐ子基板を利用し、その上に
Ｐ−エピタキシー層が形成される。Ｎ＋領領域第一のＰ
−エピタキシー層に形成される。
Ｐ−エピタキシー層が形成される。Ｎ＋領領域第一のＰ
−エピタキシー層に形成される。
Ｎ十領域はＰＭＯ８ｌ−ランジスタとＮＰＮトランジス
タに抵抗の低い領域を提供し、一方ｐ ＋ ３．４板は
ＮＭＯＳトランジスタに抵抗の低い領域を提供する。こ
の代わりにＰト領域を、ＮＭｏ８装置の下の第一のＰ−
エピタキシー層に形成しても良いが、Ｎ十領域から分離
されてしまう。
タに抵抗の低い領域を提供し、一方ｐ ＋ ３．４板は
ＮＭＯＳトランジスタに抵抗の低い領域を提供する。こ
の代わりにＰト領域を、ＮＭｏ８装置の下の第一のＰ−
エピタキシー層に形成しても良いが、Ｎ十領域から分離
されてしまう。
本発明のこの局面は、高電圧ＮＰＮトランジスタを供給
しながら、各装置に抵抗の低い領域を提供する。これら
の抵抗の低い層に対する従来の技術のツイン・ウェルＤ
ＬＪＦ法は、Ｎ十領域とＰ＋領域が近接しているため、
固有の低いブレークダウン電圧を持ち、コレクタから基
板に高いキャパシタンスを生じさせる。
しながら、各装置に抵抗の低い領域を提供する。これら
の抵抗の低い層に対する従来の技術のツイン・ウェルＤ
ＬＪＦ法は、Ｎ十領域とＰ＋領域が近接しているため、
固有の低いブレークダウン電圧を持ち、コレクタから基
板に高いキャパシタンスを生じさせる。
本発明のもう一つの局面では、ＮＭＯＳ及び１ＭＯ８装
置の特性を保持するために、ａ瀉バイポーラ拡散及び酸
化サイクルは、ＣＭＯ８活竹Ｔ４域が定められる前に行
われる。重大なことには、発明のこの局面により、基本
ＣＭＯＳセルがデジタル／アナログ回路の設計で利用可
能となり、よって設計時間が短縮されるという技術的利
点がもたらされる。
置の特性を保持するために、ａ瀉バイポーラ拡散及び酸
化サイクルは、ＣＭＯ８活竹Ｔ４域が定められる前に行
われる。重大なことには、発明のこの局面により、基本
ＣＭＯＳセルがデジタル／アナログ回路の設計で利用可
能となり、よって設計時間が短縮されるという技術的利
点がもたらされる。
本発明の更にもう一つの局面では、窒化物層がベース領
域の拡散に先立ち、集積回路表面に形成され、酸化障壁
として機能する。発明のこの局面により不活性アニール
がなされ、拡散の間のシリコン酸化による損傷を最小限
にする。この代わりに、イオン注入工程におけるシリコ
ンへの損傷を減らすために、窒化物層が注入以前に形成
されてもよい。窒化物層を、熱酸化のような他の高温サ
イクルの間、ベース領域に残して置くことも望ましい。
域の拡散に先立ち、集積回路表面に形成され、酸化障壁
として機能する。発明のこの局面により不活性アニール
がなされ、拡散の間のシリコン酸化による損傷を最小限
にする。この代わりに、イオン注入工程におけるシリコ
ンへの損傷を減らすために、窒化物層が注入以前に形成
されてもよい。窒化物層を、熱酸化のような他の高温サ
イクルの間、ベース領域に残して置くことも望ましい。
本発明並びにその利点が更によく理解されるように、以
下図面について詳しく説明する。
下図面について詳しく説明する。
実施例
本発明の好ましい実Ｍ態様は、第１乃至１１図を参照と
して、良く理解されるであろう。図面の同様な部分には
、同じ参照番号を用いている。
して、良く理解されるであろう。図面の同様な部分には
、同じ参照番号を用いている。
第１図は、従来の修正コレクタ拡散分離ＢｉＣＭＯ８（
ＣＤ Ｉ −Ｂ ｉ ０ＭＯ８）技術の断面図である。
ＣＤ Ｉ −Ｂ ｉ ０ＭＯ８）技術の断面図である。
集積回路１０は、ＰＭＯ８トランジスタ１２、ＮＭＯＳ
トランジスタ１４、及びバイポーラ・トランジスタ１６
を含む。
トランジスタ１４、及びバイポーラ・トランジスタ１６
を含む。
ＰＭＯＳトランジスタ１２は、ポリシリコン・ゲート２
２によりｍ渡しされる、Ｐ＋ソース／ドレイン領域を収
めるＮウェル１８を含む。Ｎウェル１８は、一般的にバ
イポーラ技術用語で「埋込みコレクタ」として知られる
、Ｎ＋ＤＵＦ （デイフュージョン・アンダー・フィル
ム、半導体層下の埋込み拡散領域）により、Ｐ形基板２
４から分離される。
２によりｍ渡しされる、Ｐ＋ソース／ドレイン領域を収
めるＮウェル１８を含む。Ｎウェル１８は、一般的にバ
イポーラ技術用語で「埋込みコレクタ」として知られる
、Ｎ＋ＤＵＦ （デイフュージョン・アンダー・フィル
ム、半導体層下の埋込み拡散領域）により、Ｐ形基板２
４から分離される。
ＮＭＯＳトランジスタ１４は、基板２４の上に形成され
たＰ−エピタキシー層３０に収められる、拡散されたＮ
＋ンース／ドレイン領域を含む。ゲート３１は、Ｎ＋ソ
ース／ドレイン領域２８の上に形成される。
たＰ−エピタキシー層３０に収められる、拡散されたＮ
＋ンース／ドレイン領域を含む。ゲート３１は、Ｎ＋ソ
ース／ドレイン領域２８の上に形成される。
バイポーラ・トランジスタ１６は、Ｎ十エミッタ３４と
Ｐ＋コンタクト３６を収めるＰ−ベース領域３２を含む
。ベース３２はＮウェル３８に収められ、Ｎウェル３８
は又、Ｎ＋コンタクト４０と深いＮ＋コレクタ４１をも
収める。このコレクタ４１は省いてもかまわない。Ｎウ
ェル３８は、Ｎ＋ＤＬＩＦ領域４２により、基板から分
離されている。
Ｐ＋コンタクト３６を収めるＰ−ベース領域３２を含む
。ベース３２はＮウェル３８に収められ、Ｎウェル３８
は又、Ｎ＋コンタクト４０と深いＮ＋コレクタ４１をも
収める。このコレクタ４１は省いてもかまわない。Ｎウ
ェル３８は、Ｎ＋ＤＬＩＦ領域４２により、基板から分
離されている。
修正ＣＤ Ｉ−Ｂ ｉ ０ＭＯ８技術の別の実施態様で
は、Ｎ＋ＤＵＦ領域２６及び４２が用いられていないと
ころは全て、Ｐ＋ＤＬＩＦ領域４４を使う。
は、Ｎ＋ＤＵＦ領域２６及び４２が用いられていないと
ころは全て、Ｐ＋ＤＬＩＦ領域４４を使う。
これは一般的に、［ツイン・ウェルＪＤＬＩＦ工程と呼
ばれる。
ばれる。
修正ＣＤ Ｉ−Ｂ ｉ ＣＭＯ８集積回路１ｏは、Ｎ＋
ＤＵＦ領域２６及び４２がそれぞれＮウェル１８及び３
８の下に形成されるという点で、従来のＣＤ Ｉ−Ｂ
ｉ ０ＭＯ８技術とは相違する。Ｎ＋ＤＵＦ領域２６及
び４２の目的は二つある。第一に、Ｎ＋ＤＵＦ領域２６
及び４２は、電流を通す抵抗の低い通路を提供する。従
って、バイポーラＮＰＮトランジスタ１６において、電
流はエミッタ３４から流れ出し、ベース３２及びＮウェ
ル３８を通り、Ｎ＋ＤｔＪＦ領域４２に流れ込む。次に
電流は、Ｎ＋ＤＵＦ領域４２通って横方向に流れ、Ｎウ
ェル３８を通ってコンタクト４０に戻る。
ＤＵＦ領域２６及び４２がそれぞれＮウェル１８及び３
８の下に形成されるという点で、従来のＣＤ Ｉ−Ｂ
ｉ ０ＭＯ８技術とは相違する。Ｎ＋ＤＵＦ領域２６及
び４２の目的は二つある。第一に、Ｎ＋ＤＵＦ領域２６
及び４２は、電流を通す抵抗の低い通路を提供する。従
って、バイポーラＮＰＮトランジスタ１６において、電
流はエミッタ３４から流れ出し、ベース３２及びＮウェ
ル３８を通り、Ｎ＋ＤｔＪＦ領域４２に流れ込む。次に
電流は、Ｎ＋ＤＵＦ領域４２通って横方向に流れ、Ｎウ
ェル３８を通ってコンタクト４０に戻る。
Ｎ＋ＤＵＦ領域により設けられた抵抗の低い通路は、高
電圧の応用では必要である。さもなければ、比較的抵抗
の高いＮウェル３８で、大きな電圧降下が生じるであろ
う。
電圧の応用では必要である。さもなければ、比較的抵抗
の高いＮウェル３８で、大きな電圧降下が生じるであろ
う。
第二に、Ｎ＋ＤＬＩＦ領域２６及び４２は、ＰＭＯＳト
ランジスタ１２とＮＰＮトランジスタ１６の両方に形成
された、奇生ＰＮＰトランジスタの影響を緩和する。Ｐ
ＭＯＳトランジスタ１２では、ＰＮＰトランジスタはソ
ース／ドレイン領１４２０、Ｎウェル１８、及びＰｋｉ
板２４により形成される。
ランジスタ１２とＮＰＮトランジスタ１６の両方に形成
された、奇生ＰＮＰトランジスタの影響を緩和する。Ｐ
ＭＯＳトランジスタ１２では、ＰＮＰトランジスタはソ
ース／ドレイン領１４２０、Ｎウェル１８、及びＰｋｉ
板２４により形成される。
同様に、奇生ＰＮＰトランジスタが、Ｐ−ベース３２、
Ｎつ■ル３８、及びＰ基板２４により、ＮＰＮトランジ
スタ１６に形成される。奇生ＰＮＰトランジスタは、所
定の装置から電流を引き、基板に電流を流しても良い。
Ｎつ■ル３８、及びＰ基板２４により、ＮＰＮトランジ
スタ１６に形成される。奇生ＰＮＰトランジスタは、所
定の装置から電流を引き、基板に電流を流しても良い。
基板は比較的抵抗が高いので、装置を不適切にターン・
オンする電圧が生じるであろう。Ｎ＋ＤＬＪＦ領域２６
及び４２は、奇生ＰＮＰトランジスタの利得を減らすよ
うに働き、その影響を緩和する。省略可能なＰ＋ＤＵＦ
領域４４は、Ｎ＋ンース／ドレイン領域下の横方向の抵
抗を下げ、これにより横方向の寄生ＮＰＮ装置が、利得
の高い領域へとターン・オンする可能性を低める。
オンする電圧が生じるであろう。Ｎ＋ＤＬＪＦ領域２６
及び４２は、奇生ＰＮＰトランジスタの利得を減らすよ
うに働き、その影響を緩和する。省略可能なＰ＋ＤＵＦ
領域４４は、Ｎ＋ンース／ドレイン領域下の横方向の抵
抗を下げ、これにより横方向の寄生ＮＰＮ装置が、利得
の高い領域へとターン・オンする可能性を低める。
修正ＣＤ Ｉ −Ｂ ｉ ０ＭＯ３技術には、幾つかの
問題点がある。重大な問題の一つに、修正ＣＤＩ−Ｂ
ｉ ０ＭＯ８技術を用いて＠置を製造する順番が挙げら
れる。以下で説明される様に、活性素子領域を定めるチ
ャンネル・ストップ領域及びフィールド酸化物は、ベー
ス３２及び深いＮ＋コレクタ４１が熱サイクリングされ
る前に形成され、活性素子領域を自己整合する。高電圧
バイポーラ装ｄを実施するために、ＣＤ Ｉ −Ｂ ｉ
０ＭＯ８が利用されるならば、深いＮ＋コレクタ、及
び深く多聞にドーピングされたベースに必要な高熱サイ
クリングは、チャンネル・ストップ拡散を増加させ、降
伏電圧、キャパシタンス、及び装置の減寸のような、０
ＭＯ３特性を変化させることになろう。
問題点がある。重大な問題の一つに、修正ＣＤＩ−Ｂ
ｉ ０ＭＯ８技術を用いて＠置を製造する順番が挙げら
れる。以下で説明される様に、活性素子領域を定めるチ
ャンネル・ストップ領域及びフィールド酸化物は、ベー
ス３２及び深いＮ＋コレクタ４１が熱サイクリングされ
る前に形成され、活性素子領域を自己整合する。高電圧
バイポーラ装ｄを実施するために、ＣＤ Ｉ −Ｂ ｉ
０ＭＯ８が利用されるならば、深いＮ＋コレクタ、及
び深く多聞にドーピングされたベースに必要な高熱サイ
クリングは、チャンネル・ストップ拡散を増加させ、降
伏電圧、キャパシタンス、及び装置の減寸のような、０
ＭＯ３特性を変化させることになろう。
−膜内にＣＤＩ−ＢｉＭＯ８工程では、存在する多聞の
Ｐ＋ソース／ドレイン注入を利用するか、もしくは１Ｅ
１２乃至５ Ｅ １３ ａｔｏＩｌｓ／ＣＣの範囲のＰ
−注入を軽く行い、浅い（０，５乃〒１．Ｏｕｍ）のＮ
ＰＮベースを形成する。一方Ｎ＋ソース／ドレイン領域
はＮＰＮエミッタとして機能する。これらの方法により
、高熱サイクリングの逆効果は避けられるが、バイポー
ラＮＰＮ装置の機能は低下する。前者の場合、多品のＰ
十注入（１０１５前後）は、多量のＮＰＮベース・ドー
ピングにより、極めて低いベース・シート抵抗（約３０
ａｈａ／ｓｑ ）を生み出す。この多聞のベース・ドー
ピングにより、低いトランジスタ利４１ （１−１ｆ
ｅ ）がもたらされる。更に多聞のＰ十往入はシリコン
を破損し、許容され得ないエミッタ・ベース漏れ電流を
もたらす。第二の方法は一般的に、高いベース・シート
抵抗（１０００乃至５０００ ｏｈｍ／ｓｑ）を生じさ
せ、これによりＮＰＮノイズ・レベルが高くなり、電流
が高いとぎＮＰＮの＋−ｔｔ’ｅｏ−ル・オフを増やし
、ベース抵抗の非直線性を増やす。
Ｐ＋ソース／ドレイン注入を利用するか、もしくは１Ｅ
１２乃至５ Ｅ １３ ａｔｏＩｌｓ／ＣＣの範囲のＰ
−注入を軽く行い、浅い（０，５乃〒１．Ｏｕｍ）のＮ
ＰＮベースを形成する。一方Ｎ＋ソース／ドレイン領域
はＮＰＮエミッタとして機能する。これらの方法により
、高熱サイクリングの逆効果は避けられるが、バイポー
ラＮＰＮ装置の機能は低下する。前者の場合、多品のＰ
十注入（１０１５前後）は、多量のＮＰＮベース・ドー
ピングにより、極めて低いベース・シート抵抗（約３０
ａｈａ／ｓｑ ）を生み出す。この多聞のベース・ドー
ピングにより、低いトランジスタ利４１ （１−１ｆ
ｅ ）がもたらされる。更に多聞のＰ十往入はシリコン
を破損し、許容され得ないエミッタ・ベース漏れ電流を
もたらす。第二の方法は一般的に、高いベース・シート
抵抗（１０００乃至５０００ ｏｈｍ／ｓｑ）を生じさ
せ、これによりＮＰＮノイズ・レベルが高くなり、電流
が高いとぎＮＰＮの＋−ｔｔ’ｅｏ−ル・オフを増やし
、ベース抵抗の非直線性を増やす。
これらは全て、アナログ設計において重要である。
アナログのために改良されたＮＰＮ装Ｒを用いるには、
より適切なベース・シート（約２００ｏｈａ＋／ＳＱ）
、及び深いベース（約１．５ミクロン）が必要である
。しかしながら、この工程で必要とされる高温ベース拡
散は、ベース５１２０ＭＯ８工程を変え、ＣＭＯ３基本
セルの利用を妨げるであろう。更にｌ−１ｆ ｅが著し
く下げられるので、この深いベースがあっては、浅いＮ
＋ソース／ドレイン領域を、もはやＮＰＮエミッタとし
て使用できない。よって、ベース５１２０ＭＯ８工程と
は相反するが、別個の深いエミッタ工程が必要である。
より適切なベース・シート（約２００ｏｈａ＋／ＳＱ）
、及び深いベース（約１．５ミクロン）が必要である
。しかしながら、この工程で必要とされる高温ベース拡
散は、ベース５１２０ＭＯ８工程を変え、ＣＭＯ３基本
セルの利用を妨げるであろう。更にｌ−１ｆ ｅが著し
く下げられるので、この深いベースがあっては、浅いＮ
＋ソース／ドレイン領域を、もはやＮＰＮエミッタとし
て使用できない。よって、ベース５１２０ＭＯ８工程と
は相反するが、別個の深いエミッタ工程が必要である。
第二の問題は、ＮＭＯＳトランジスタ１４に関する。現
在、ツイン・ウェルＤＵＦ工程では、Ｎ＋ＤＵＦが使用
されていないところは全て、Ｐ＋ＤＵＦが使用されなけ
ればならない。この解決法は、高電圧が見られないデジ
タル応用では適切だが、５ボルトよりかなり上の電圧が
、隣接するＮ＋ＤＵＦ及びＰ＋ＤＬＩＦの間に、ブレー
クダウンを生じさせるような、アナログ応用では望まし
くない。更に、隣接するＮ十及びＰ＋ＤＵＦ領域は、コ
レクタ・基板間のキャパシタンスを増加し、ＮＰＮトラ
ンジスタ１６の速度を著しく低下させる。
在、ツイン・ウェルＤＵＦ工程では、Ｎ＋ＤＵＦが使用
されていないところは全て、Ｐ＋ＤＵＦが使用されなけ
ればならない。この解決法は、高電圧が見られないデジ
タル応用では適切だが、５ボルトよりかなり上の電圧が
、隣接するＮ＋ＤＵＦ及びＰ＋ＤＬＩＦの間に、ブレー
クダウンを生じさせるような、アナログ応用では望まし
くない。更に、隣接するＮ十及びＰ＋ＤＵＦ領域は、コ
レクタ・基板間のキャパシタンスを増加し、ＮＰＮトラ
ンジスタ１６の速度を著しく低下させる。
修正ＣＤ Ｉ −Ｂ ｉ ０ＭＯ３技術における第三の
問題点は、ＮＰＮトランジスタ１６は、Ｎ ＋Ｄ ＵＦ
４２を利用して抵抗の低い、横方向の通路を設けるが、
Ｎ＋ＤＵＦ４２とコンタクト４０の間には、抵抗の低い
通路を設けないので、Ｎウェル３８の電圧降下を増加す
ることである。Ｎ＋ＤＵＦ４２とコンタクト４０の間の
、深いＮ十領域を使うこれらの装置は、ＣＭＯＳチャン
ネル・ストップ注入の後、深いＮ十領域を形成し、よっ
て０ＭＯ８装置の動作を変化させる。
問題点は、ＮＰＮトランジスタ１６は、Ｎ ＋Ｄ ＵＦ
４２を利用して抵抗の低い、横方向の通路を設けるが、
Ｎ＋ＤＵＦ４２とコンタクト４０の間には、抵抗の低い
通路を設けないので、Ｎウェル３８の電圧降下を増加す
ることである。Ｎ＋ＤＵＦ４２とコンタクト４０の間の
、深いＮ十領域を使うこれらの装置は、ＣＭＯＳチャン
ネル・ストップ注入の後、深いＮ十領域を形成し、よっ
て０ＭＯ８装置の動作を変化させる。
第２図は、リニアＢ ｉ ０ＭＯ８（以降ＬｉｎＢｉｃ
ＭＯ８）技術を用いた、第一の工程段階の断面図である
。Ｐ−エピタキシー層４６は、Ｐ＋ｍ板４板上８上成さ
れる。Ｐ−エピタキシー層４６は酸化され、パターン処
理され、Ｎ＋ＤＵＦ領域５０及び５２を画定す８．Ｎ＋
ＤＵＦ領域５ｏ及び５２を覆う酸化物が除去され、Ｐ−
エビタキシ−Ｈ４６の露出された領域に、アンヂｔンの
ようなドーパントが注入される。注入物は拡散され、Ｎ
＋ＤｔＪＦ領域５０及び５２を形成し、残りの酸化物は
除去される。
ＭＯ８）技術を用いた、第一の工程段階の断面図である
。Ｐ−エピタキシー層４６は、Ｐ＋ｍ板４板上８上成さ
れる。Ｐ−エピタキシー層４６は酸化され、パターン処
理され、Ｎ＋ＤＵＦ領域５０及び５２を画定す８．Ｎ＋
ＤＵＦ領域５ｏ及び５２を覆う酸化物が除去され、Ｐ−
エビタキシ−Ｈ４６の露出された領域に、アンヂｔンの
ようなドーパントが注入される。注入物は拡散され、Ｎ
＋ＤｔＪＦ領域５０及び５２を形成し、残りの酸化物は
除去される。
Ｐ＋Ｍ板４８の利用により、従来の技術に比べて、著し
い利点がみられる。集積回路の製造段階において、Ｐ子
基板は第一のＰ−エピタキシー層４６へと上方向に拡散
する。Ｐ−エピタキシーの幅は、Ｐ子基板４８と、Ｎ＋
ＤＵＦ領域５１及び５２の間の、最終的な距離を変える
よう調節され得る。通常この距離は、数ミクロンが望ま
しい。
い利点がみられる。集積回路の製造段階において、Ｐ子
基板は第一のＰ−エピタキシー層４６へと上方向に拡散
する。Ｐ−エピタキシーの幅は、Ｐ子基板４８と、Ｎ＋
ＤＵＦ領域５１及び５２の間の、最終的な距離を変える
よう調節され得る。通常この距離は、数ミクロンが望ま
しい。
この上方向の拡散の後、Ｐ子基板はＮＭＯＳ装置１４に
、低抵抗領域を提供するよう利用され得る。
、低抵抗領域を提供するよう利用され得る。
この代わりに、パターン処理されたＰ十領域５３が、低
抵抗領域を提供するよう、第一のＰ−エピタキシー層４
６に形成されてもよい。ツイン・ウェル工程とは反対に
、パターン処理されたＰ十領域はＮＭＯＳ装置１４の下
に形成されるが、Ｎ＋ＤＵＦ装置５０又は５２へは伸び
ない。従って、低いブレークダウン電圧と高いキャパシ
タンスは、パターン処理されたＰ十領域５３の固有の特
性ではない。
抵抗領域を提供するよう、第一のＰ−エピタキシー層４
６に形成されてもよい。ツイン・ウェル工程とは反対に
、パターン処理されたＰ十領域はＮＭＯＳ装置１４の下
に形成されるが、Ｎ＋ＤＵＦ装置５０又は５２へは伸び
ない。従って、低いブレークダウン電圧と高いキャパシ
タンスは、パターン処理されたＰ十領域５３の固有の特
性ではない。
第３図は、Ｌ ｉ ｎＢ ｉ ０ＭＯ３技術の第二段階
の断面図を示す。厚さが５乃至１０ミクロンの範囲のＰ
−エピタキシー層５４が、Ｐ−エピタキシー４６と、Ｎ
＋ Ｄ ＵＦ領域５０及び５２の上に形成される。第
二のＰ−■キビタキシー層５４は、酸化され、パターン
処理され、Ｎ＋ＤｔＪＦ領域５０及び５２の上にそれぞ
れ、Ｎウェル領域５６及び５８を定める。リンのような
Ｎ形のドーパントが、第二のＰ−エピタキシー層５４に
注入されても良い。注入物はＰ−エピタキシー５４に拡
散され、Ｎウェル領域５６と５８を形成する。Ｎ＋ＤＬ
ＪＦ領域５ｏ及び５２は、Ｐ−工ｔ’ターｔシー５４へ
と上方向に拡散する。同様にＰ子基板４８は、Ｐ−エピ
タキシー４６へと、上方向に拡散する。 Ｎウェル拡散
の後、再び基板はパターン処理され、エツチングされて
、Ｎ＋コレクタ６０を定める。Ｎ＋コレクタ６０は、液
体ドーパントを炉被着及び拡散で用いたり、又は注入及
び拡散のような、本技術分野で知られる幾つかの技術に
より形成され得る。深いＮ十コレクタの形成には、摂氏
的１２００度の高温サイクルが必要である。
の断面図を示す。厚さが５乃至１０ミクロンの範囲のＰ
−エピタキシー層５４が、Ｐ−エピタキシー４６と、Ｎ
＋ Ｄ ＵＦ領域５０及び５２の上に形成される。第
二のＰ−■キビタキシー層５４は、酸化され、パターン
処理され、Ｎ＋ＤｔＪＦ領域５０及び５２の上にそれぞ
れ、Ｎウェル領域５６及び５８を定める。リンのような
Ｎ形のドーパントが、第二のＰ−エピタキシー層５４に
注入されても良い。注入物はＰ−エピタキシー５４に拡
散され、Ｎウェル領域５６と５８を形成する。Ｎ＋ＤＬ
ＪＦ領域５ｏ及び５２は、Ｐ−工ｔ’ターｔシー５４へ
と上方向に拡散する。同様にＰ子基板４８は、Ｐ−エピ
タキシー４６へと、上方向に拡散する。 Ｎウェル拡散
の後、再び基板はパターン処理され、エツチングされて
、Ｎ＋コレクタ６０を定める。Ｎ＋コレクタ６０は、液
体ドーパントを炉被着及び拡散で用いたり、又は注入及
び拡散のような、本技術分野で知られる幾つかの技術に
より形成され得る。深いＮ十コレクタの形成には、摂氏
的１２００度の高温サイクルが必要である。
従ってこの工程は、活性装置が画定される前に行われる
ことが大切である。これは第４乃至９図と関連して説明
される。
ことが大切である。これは第４乃至９図と関連して説明
される。
Ｎ＋コレクタ拡散の後、酸化物は取り除かれ、パッド酸
化物層６２が表面上に形成される。フォトレジスト層６
４がパッド酸化物層６２の上に形成され、ベース領［６
８を定める窓６６が、写真印刷技術により形成される。
化物層６２が表面上に形成される。フォトレジスト層６
４がパッド酸化物層６２の上に形成され、ベース領［６
８を定める窓６６が、写真印刷技術により形成される。
ホウ素注入が窓６６を介して行われ、次に７オトレジス
ト層６４が取り除かれる。
ト層６４が取り除かれる。
第４図は、Ｌ ｉ ｎＢ ｉ ０ＭＯ８技術を用イタ工
程の第三段階を示す。フォトレジスト層６４の除去後、
窒化物１ｌＷ７０が、パッド酸化物ＦＦＪ６２の上に形
成される。窒化物層７０が被着された後、ベース６８に
対すホウ素注入が、Ｎウェル５８に拡散される。ベース
拡散の後、窒化物層７ｏはフォトレジスト層７２で覆わ
れ、フォトレジスト層７２と窒化物層７０の両方が、パ
ターン処理され、写真印刷技術でエツチングされる。ホ
ウ素チャンネル・ストップ注入（＋の記号で記される）
が、露出した領域で行われ、活性装置の間を絶縁させる
。
程の第三段階を示す。フォトレジスト層６４の除去後、
窒化物１ｌＷ７０が、パッド酸化物ＦＦＪ６２の上に形
成される。窒化物層７０が被着された後、ベース６８に
対すホウ素注入が、Ｎウェル５８に拡散される。ベース
拡散の後、窒化物層７ｏはフォトレジスト層７２で覆わ
れ、フォトレジスト層７２と窒化物層７０の両方が、パ
ターン処理され、写真印刷技術でエツチングされる。ホ
ウ素チャンネル・ストップ注入（＋の記号で記される）
が、露出した領域で行われ、活性装置の間を絶縁させる
。
ベース拡散と深いコレクタの形成が、ＣＭＯＳトランジ
スタ領域を定める前に行われることが、本発明の重要な
点である。これらの拡散は通常約摂氏１１００度乃至１
２００度で行われるので、いかなる拡散されたチャンネ
ル・ストップ領域、もしくはソース／ドレイン領域も更
に拡散され、装置の特性は変えられる。従ってＣＭＯＳ
トランジスタの特性を成す基本セルの機能は、著しく変
えられる。よって本発明により、バイポーラ装置と関連
する全ての高温サイクルは、ＣＭＯＳトランジスタの形
成以前に行われ、基本セルの使用を可能にするという重
大な技術的な利点がもたらされる。
スタ領域を定める前に行われることが、本発明の重要な
点である。これらの拡散は通常約摂氏１１００度乃至１
２００度で行われるので、いかなる拡散されたチャンネ
ル・ストップ領域、もしくはソース／ドレイン領域も更
に拡散され、装置の特性は変えられる。従ってＣＭＯＳ
トランジスタの特性を成す基本セルの機能は、著しく変
えられる。よって本発明により、バイポーラ装置と関連
する全ての高温サイクルは、ＣＭＯＳトランジスタの形
成以前に行われ、基本セルの使用を可能にするという重
大な技術的な利点がもたらされる。
本発明のもう一つの重要な点として、ベース６８の拡散
は、窒化物層がウェハの表面を覆っている間に成される
。シリコンが酸化されるならば、高温によりベース６８
が損傷を受けるので、窒化物層７１はベース６８をいか
なる酸化要因からも保護する。従って窒化物層を使うベ
ース拡散は、不活性拡散を提供し、注入された領域の酸
化、またその結果生じる損傷を防ぐ。
は、窒化物層がウェハの表面を覆っている間に成される
。シリコンが酸化されるならば、高温によりベース６８
が損傷を受けるので、窒化物層７１はベース６８をいか
なる酸化要因からも保護する。従って窒化物層を使うベ
ース拡散は、不活性拡散を提供し、注入された領域の酸
化、またその結果生じる損傷を防ぐ。
この代わりに窒化物層７０は、ベース６８の注入以前に
形成されても良い。その場合イオンはまず窒化物Ｆｇ７
０を通過しなければならないので、窒化物層７０は、シ
リコン表面でイオンの速度を遅くする働きをする。イオ
ンの速度を遅くすることで、シリコンの損傷は著しく少
なくなる。
形成されても良い。その場合イオンはまず窒化物Ｆｇ７
０を通過しなければならないので、窒化物層７０は、シ
リコン表面でイオンの速度を遅くする働きをする。イオ
ンの速度を遅くすることで、シリコンの損傷は著しく少
なくなる。
結果として、第５図に示されるように、フォトレジスト
１１７２は除去され、残りの窒化物層７０と露出したパ
ッド酸化物層６２の上に、別のフォトレジスト［１７４
が形成される。ウェット・エツチングが行われ、窒化物
１ｉ１１７０もしくはフォトレジスト１１７４のどちら
にも覆われていない、パッド酸化物層６２の部分が取り
除かれる。リン・チャンネル・ストップ注入（−の記号
にで記される）は、パッド酸化物６２がエツチングで除
かれた領域で行われ、それゆえＮウェル領域５６及び５
８に絶縁を与える。リン注入とホウｌＡ注入の順番は、
逆でも構わない。しかしながら両方とも一般的に、２０
ボルト以上の装置の絶縁には必須である。
１１７２は除去され、残りの窒化物層７０と露出したパ
ッド酸化物層６２の上に、別のフォトレジスト［１７４
が形成される。ウェット・エツチングが行われ、窒化物
１ｉ１１７０もしくはフォトレジスト１１７４のどちら
にも覆われていない、パッド酸化物層６２の部分が取り
除かれる。リン・チャンネル・ストップ注入（−の記号
にで記される）は、パッド酸化物６２がエツチングで除
かれた領域で行われ、それゆえＮウェル領域５６及び５
８に絶縁を与える。リン注入とホウｌＡ注入の順番は、
逆でも構わない。しかしながら両方とも一般的に、２０
ボルト以上の装置の絶縁には必須である。
第６図は、Ｌ ｉ ｎＢ ｉ ０ＭＯ８工程技術の第五
段階を示す。チャンネル・ストップ・リンの注入侵、リ
ン層７４は除去され、チャンネル・ストップは拡散され
る。リンが拡散されると、第４図と関連して説明された
ように、フィールド酸化物領域７６が、窒化物層７０が
取り除かれたＮウェル領域５６及び５８、またＰ−エピ
タキシー層に成長される。残りの窒化物層７０は、リン
・チャンネル・ストップ拡散／熱酸化処理の間に、ベー
ス６８を覆う。これによりベース６８の損傷された部分
は、この段階での高温サイクルの間、酸化されないとい
う利点がもたらされる。
段階を示す。チャンネル・ストップ・リンの注入侵、リ
ン層７４は除去され、チャンネル・ストップは拡散され
る。リンが拡散されると、第４図と関連して説明された
ように、フィールド酸化物領域７６が、窒化物層７０が
取り除かれたＮウェル領域５６及び５８、またＰ−エピ
タキシー層に成長される。残りの窒化物層７０は、リン
・チャンネル・ストップ拡散／熱酸化処理の間に、ベー
ス６８を覆う。これによりベース６８の損傷された部分
は、この段階での高温サイクルの間、酸化されないとい
う利点がもたらされる。
リン・チャンネル・ストップ拡散／フィールド酸化物形
成の後、残りの窒化物７０は除去され、またもし望まれ
るならば、フォトレジスト・マスク７８が、後にＮＭＯ
Ｓトランジスタを収める領域の上に形成される。ホウ素
しきい値電圧調節注入が、フィールド酸化物領域７６も
しくは、フォトレジスト・マスク７８でマスクされてい
ない領域で行われる。マスク７８を利用して、「注入さ
れていないＪ ＮＭＯＳ装置を形成しても良いが、Ｌ
ｉ ｎＢ ｉ ０ＭＯ８工程では必要ではない。
成の後、残りの窒化物７０は除去され、またもし望まれ
るならば、フォトレジスト・マスク７８が、後にＮＭＯ
Ｓトランジスタを収める領域の上に形成される。ホウ素
しきい値電圧調節注入が、フィールド酸化物領域７６も
しくは、フォトレジスト・マスク７８でマスクされてい
ない領域で行われる。マスク７８を利用して、「注入さ
れていないＪ ＮＭＯＳ装置を形成しても良いが、Ｌ
ｉ ｎＢ ｉ ０ＭＯ８工程では必要ではない。
第７図は、Ｌ ｉ ｎＢ ｉ ０ＭＯ８工程技術の第六
番目の段階を示す。ポリシリコン層がウェハ表面、上に
被着及びドーピングされ、パターン処理、エツチングさ
れ、ＰＭＯ８とＮＭＯＳトランジスタにそれぞれゲート
８０及び８２を形成する。この時またポリシリコン層に
より、キャパシタに第一の極板が形成されても良い。イ
ンターレベル酸化により、ゲート８ｏと８２、及び第一
の極板８４の上に、薄い酸化物層８５が形成される。キ
ャパシタを形成するならば、窒化物被着、酸化、ポリシ
リコン被着、及び注入が連続して行われ、被着された層
はパターン処理及びエツチングされ、インターレベル窒
化物層８６と第二の極板８８を形成する。
番目の段階を示す。ポリシリコン層がウェハ表面、上に
被着及びドーピングされ、パターン処理、エツチングさ
れ、ＰＭＯ８とＮＭＯＳトランジスタにそれぞれゲート
８０及び８２を形成する。この時またポリシリコン層に
より、キャパシタに第一の極板が形成されても良い。イ
ンターレベル酸化により、ゲート８ｏと８２、及び第一
の極板８４の上に、薄い酸化物層８５が形成される。キ
ャパシタを形成するならば、窒化物被着、酸化、ポリシ
リコン被着、及び注入が連続して行われ、被着された層
はパターン処理及びエツチングされ、インターレベル窒
化物層８６と第二の極板８８を形成する。
第８図は、Ｌ ｉ ｎＢ ｉ ０ＭＯ８工程技術の第７
番目の段階を示す。フォトレジスト層がウェハ表面上に
形成され、パターン処理、エツチングされ、フォトレジ
スト・マスク９０露出領域が形成される。ここにはＮ−
注入が望ましい。−膜内にＮ−注入は、１０１３の範囲
のリンを軽く注入することで成される。Ｎ−注入は、Ｎ
ウェル領域５６に対するバックゲート・コンタクト９２
及び、ＮＭＯＳトランジスタのＮ−トランジスタ／ドレ
イン領域９４を形成するのに用いられる。
番目の段階を示す。フォトレジスト層がウェハ表面上に
形成され、パターン処理、エツチングされ、フォトレジ
スト・マスク９０露出領域が形成される。ここにはＮ−
注入が望ましい。−膜内にＮ−注入は、１０１３の範囲
のリンを軽く注入することで成される。Ｎ−注入は、Ｎ
ウェル領域５６に対するバックゲート・コンタクト９２
及び、ＮＭＯＳトランジスタのＮ−トランジスタ／ドレ
イン領域９４を形成するのに用いられる。
Ｎ−領１９４は、ＮＭＯＳ装置のドレインの端で電界を
減少し、「ホット・エレクトロン」による劣化を減少す
る。
減少し、「ホット・エレクトロン」による劣化を減少す
る。
同形の酸化被着、及び後続する貸方性エツチングは、側
壁酸化物領域９６を形成しながら行われる。続いてフォ
トレジスト・マスク９０が再び適応され、Ｎ十注入が行
われ、これによりＮ−バックゲート・コンタクト領域９
２の上のＮ十バンクゲート・コンタクト領域９８、及び
Ｎ−ンース／ドレイン領域９４の上のＮ＋ソース／ドレ
イン領域１００が形成される。続いてアニールがＮ十及
びＮ−注入物の上で行われる。
壁酸化物領域９６を形成しながら行われる。続いてフォ
トレジスト・マスク９０が再び適応され、Ｎ十注入が行
われ、これによりＮ−バックゲート・コンタクト領域９
２の上のＮ十バンクゲート・コンタクト領域９８、及び
Ｎ−ンース／ドレイン領域９４の上のＮ＋ソース／ドレ
イン領域１００が形成される。続いてアニールがＮ十及
びＮ−注入物の上で行われる。
第９図は、Ｌ ｉ ｎＢ ｉ ０ＭＯ８工程技術の第八
番目の段階を示す。フォトレジスト・マスク９０は除去
され、新しいフォトレジスト層がパターン処理、エツチ
ングされ、Ｐ＋ソース／ドレイン注入に対するマスク１
０２を形成する。ホウ素注入を使って、Ｐ＋ソース／ド
レイン領域１０４、バックゲート・コンタクト１０５、
ベース・コンタクト領２１１０６を形成しても良い。
番目の段階を示す。フォトレジスト・マスク９０は除去
され、新しいフォトレジスト層がパターン処理、エツチ
ングされ、Ｐ＋ソース／ドレイン注入に対するマスク１
０２を形成する。ホウ素注入を使って、Ｐ＋ソース／ド
レイン領域１０４、バックゲート・コンタクト１０５、
ベース・コンタクト領２１１０６を形成しても良い。
第１０図は、Ｌ ｉ ｎＢ ｉ ０ＭＯ８工程技術の第
九番目の段階を示す。フォトレジスト・マスク１０２の
除去後、低温酸化物層１０８が、ウェハの表面上に被着
される。酸化物層１０８のエツチング前に、スタンダー
ドＰ＋アニールが行われ、被着された酸化物を集密化す
るのと同様に、第９図と関連して説明されたＰ十注入を
活性化する。
九番目の段階を示す。フォトレジスト・マスク１０２の
除去後、低温酸化物層１０８が、ウェハの表面上に被着
される。酸化物層１０８のエツチング前に、スタンダー
ドＰ＋アニールが行われ、被着された酸化物を集密化す
るのと同様に、第９図と関連して説明されたＰ十注入を
活性化する。
アニールの後、酸化物層１０８はパターン処理、エツチ
ングされ、Ｎ＋コレクタ６０．及びエミッタ１１０が形
成されるべき領域を露出する。エミッタ被着／拡散が行
われ、これによりエミッタ１１０及びコレクタ・コンタ
クト１１２が形成される。続いて熱酸化が行われ、エミ
ッタ１１０とコレクタ・コンタクト１１２上に、薄い酸
化物１１４が形成される。エミッタ被着／拡散に必要と
された熱サイクルは比較内樋やかで、ＭＯＳトランジス
タの特性に影響を与えない。エミッタ拡散に必要とされ
た熱サイクルは、Ｐ＋アニールと関連して行われても良
く、そうすればスタンダードＣＭＯＳフローには余分な
熱サイクリングは加えられない。
ングされ、Ｎ＋コレクタ６０．及びエミッタ１１０が形
成されるべき領域を露出する。エミッタ被着／拡散が行
われ、これによりエミッタ１１０及びコレクタ・コンタ
クト１１２が形成される。続いて熱酸化が行われ、エミ
ッタ１１０とコレクタ・コンタクト１１２上に、薄い酸
化物１１４が形成される。エミッタ被着／拡散に必要と
された熱サイクルは比較内樋やかで、ＭＯＳトランジス
タの特性に影響を与えない。エミッタ拡散に必要とされ
た熱サイクルは、Ｐ＋アニールと関連して行われても良
く、そうすればスタンダードＣＭＯＳフローには余分な
熱サイクリングは加えられない。
この代わりにエミッタは、Ｎ十及び／又はＮ−ソース／
ドレイン形成と同じ段階で形成されてもよい。これらの
代案がマスク工程を省略する一方で、エミッタは結果と
して望ましいものより浅いかもしれない。これにより利
得は少なくなるか、もしくはより高いベース抵抗が必要
となる。
ドレイン形成と同じ段階で形成されてもよい。これらの
代案がマスク工程を省略する一方で、エミッタは結果と
して望ましいものより浅いかもしれない。これにより利
得は少なくなるか、もしくはより高いベース抵抗が必要
となる。
第１１図は、ｌ−ｉｌ−１ｎＢｉｃ工程技術の最終段階
を示す。ドーピングされたガラス層１１６はウェハの表
面上に被着され、焼きしめられる。
を示す。ドーピングされたガラス層１１６はウェハの表
面上に被着され、焼きしめられる。
ドーピングされた酸化物層１１６は、拡散された領域を
露出するよう、間にある酸化物層と共に、パターン処理
され、エツチングされる。コンタクト１１８は金属被着
により、エツチングされた部分に形成される。
露出するよう、間にある酸化物層と共に、パターン処理
され、エツチングされる。コンタクト１１８は金属被着
により、エツチングされた部分に形成される。
Ｌ ｉ ｎＢ ｉ ０ＭＯ８工程が、ＰＭＯ８，ＮＭＯ
Ｓ，ＮＰＮ、及び低電圧キャパシタ構造と関連して説明
されてきた。しかしながら、横方向及び基板ＰＮＰトラ
ンジスタ、レジスタ、ダイオードのような標準的な装置
、及びその他の装置は、同業者に知られる標準的な技術
を用いて、この工程で製造され得る。
Ｓ，ＮＰＮ、及び低電圧キャパシタ構造と関連して説明
されてきた。しかしながら、横方向及び基板ＰＮＰトラ
ンジスタ、レジスタ、ダイオードのような標準的な装置
、及びその他の装置は、同業者に知られる標準的な技術
を用いて、この工程で製造され得る。
好ましい実施例を詳しく説明したが、特許請求の範囲に
よって定められたこの発明の範囲を逸脱せずに、種々の
変更を加えることができることを承知されたい。
よって定められたこの発明の範囲を逸脱せずに、種々の
変更を加えることができることを承知されたい。
以上の説明に関連して以下の項を開示する。
（１） ＮＭＯＳ，ＰＭＯ３、及びバイポーラ・トラ
ンジスタを含む集積回路において、 第一のＰ形層と、 ＰＭＯＳトランジスタとＮＰＮトランジスタのいくつか
に対応して、前記第一のＰ形層に形成されたＮ十領域と
、 前記第一のＰ形層及び前記Ｎ＋領領域覆い、ＮＭｏ５ト
ランジスタを収める第二のＰ形層と、ＰＭＯＳトランジ
スタを収め、またＮＰＮトランジスタのコレクタ領域と
して機能するＮウェル領域と、 前記第一及び第二のＰ形層の間であって、ＮＭＯＳトラ
ンジスタの下に置かれ、前記Ｎ十領域より絶縁されるＰ
十領域とを含む集積回路。
ンジスタを含む集積回路において、 第一のＰ形層と、 ＰＭＯＳトランジスタとＮＰＮトランジスタのいくつか
に対応して、前記第一のＰ形層に形成されたＮ十領域と
、 前記第一のＰ形層及び前記Ｎ＋領領域覆い、ＮＭｏ５ト
ランジスタを収める第二のＰ形層と、ＰＭＯＳトランジ
スタを収め、またＮＰＮトランジスタのコレクタ領域と
して機能するＮウェル領域と、 前記第一及び第二のＰ形層の間であって、ＮＭＯＳトラ
ンジスタの下に置かれ、前記Ｎ十領域より絶縁されるＰ
十領域とを含む集積回路。
（２） 前記第１項に記載した集積回路において、前
記Ｐ十領域は、拡散された領域を含む。
記Ｐ十領域は、拡散された領域を含む。
（３） 前記第１項に記載した集積回路において、前
記Ｐ十領域は、前記第一のＰ形層の下に置かれ、上方向
に拡散されたＰ＋Ｍ板を含む。
記Ｐ十領域は、前記第一のＰ形層の下に置かれ、上方向
に拡散されたＰ＋Ｍ板を含む。
（４） ＮＰＮ及びＭＯ８ｔ−ランジスタを含む集積
回路を形成する方法において、 Ｐ形半導体基体にＮ影領域を形成し、前記ＮＰＮ及びＭ
Ｏ８装置のそれぞれを収め、 ＮＰＮトランジスタと関連する、前記Ｎ影領域のＰ子ベ
ース領域をドーピングし、 前記Ｐ形ベース領域を拡散し、また、 前ｉｉｌ！Ｐ形拡散の後、ＭＯＳトランジスタのソース
／ドレイン領域を形成し、それゆえＭＯＳトランジスタ
の特性は、ＮＰＮトランジスタの形成に関連する、後続
の高温サイクルにより変えられることのない集積回路の
形成方法。
回路を形成する方法において、 Ｐ形半導体基体にＮ影領域を形成し、前記ＮＰＮ及びＭ
Ｏ８装置のそれぞれを収め、 ＮＰＮトランジスタと関連する、前記Ｎ影領域のＰ子ベ
ース領域をドーピングし、 前記Ｐ形ベース領域を拡散し、また、 前ｉｉｌ！Ｐ形拡散の後、ＭＯＳトランジスタのソース
／ドレイン領域を形成し、それゆえＭＯＳトランジスタ
の特性は、ＮＰＮトランジスタの形成に関連する、後続
の高温サイクルにより変えられることのない集積回路の
形成方法。
（５） 前記第４項に記載した方法において、前記ソ
ース／ドレイン領域の形成段階では、装置を電気的に絶
縁するための装置絶縁領域が形成され、またＭＯＳトラ
ンジスタのソース／トレインを形成するため、ドーピン
グされた領域を形成する。
ース／ドレイン領域の形成段階では、装置を電気的に絶
縁するための装置絶縁領域が形成され、またＭＯＳトラ
ンジスタのソース／トレインを形成するため、ドーピン
グされた領域を形成する。
（６） 前記第４項に記載した方法は更に、関連する
前記Ｎ影領域の下の、前記ＭＯ３及びＮＰＮトランジス
タとそれぞれ関連する、Ｎ十領域を形成する段階を含む
。
前記Ｎ影領域の下の、前記ＭＯ３及びＮＰＮトランジス
タとそれぞれ関連する、Ｎ十領域を形成する段階を含む
。
（７） 前記第６項に記載した方法は更に、ＭＯＳト
ランジスタと関連するＰ十領域を形成する段階を含み、
前記Ｐ十領域は前記ＭＯ８領域より絶縁される。
ランジスタと関連するＰ十領域を形成する段階を含み、
前記Ｐ十領域は前記ＭＯ８領域より絶縁される。
（８） 前記第７項に記載した方法において、前記Ｐ
十領域を形成する前記段階は、前記Ｐ形半導体基体に隣
接するＰ子基板を設ける。
十領域を形成する前記段階は、前記Ｐ形半導体基体に隣
接するＰ子基板を設ける。
（９） 前記第８項に記載した方法は更に、前記Ｐ千
生導体基板を上向きに、前記Ｐ形半導体基体に拡散する
段階を含む。
生導体基板を上向きに、前記Ｐ形半導体基体に拡散する
段階を含む。
（１０）前記第４項に記載した方法において、前記ドー
ピング段階は注入を含み、更に前記ベース領域を拡散す
る前に、前記注入されたベース領域の上に窒化物層を形
成し、不活性アニールを行う。
ピング段階は注入を含み、更に前記ベース領域を拡散す
る前に、前記注入されたベース領域の上に窒化物層を形
成し、不活性アニールを行う。
（１１）前記第４項に記載した方法において、前記ドー
ピング段階は注入を含み、更に高温ナイクルを必要とす
る工程段階の前に、前記注入されたベース領域の上に窒
化物層を形成する段階を含む。
ピング段階は注入を含み、更に高温ナイクルを必要とす
る工程段階の前に、前記注入されたベース領域の上に窒
化物層を形成する段階を含む。
（１２）前記第４項に記載した方法において、前記ドー
ピング段階は注入を含み、更に前記ベース領域を注入す
る前に、前記半導体基体の上に、窒化物層を形成する段
階を含み、それゆえ前記ベース領域を注入する前記段階
は、前記窒化物層を介して行われる。
ピング段階は注入を含み、更に前記ベース領域を注入す
る前に、前記半導体基体の上に、窒化物層を形成する段
階を含み、それゆえ前記ベース領域を注入する前記段階
は、前記窒化物層を介して行われる。
（１３）半導体基体に拡散された領域を形成する方法に
おいて、 第一の型の不純物を、半導体基体の所定の部分に注入し
、 半導体基体の所定の部分を覆う窒化物層を形成し、また
、 前記不純物を拡散し、半導体基体の注入された、部分は
、拡散の間に前記窒化物層により覆われ、その酸化を防
ぐ、拡散された領域を形成する方法。
おいて、 第一の型の不純物を、半導体基体の所定の部分に注入し
、 半導体基体の所定の部分を覆う窒化物層を形成し、また
、 前記不純物を拡散し、半導体基体の注入された、部分は
、拡散の間に前記窒化物層により覆われ、その酸化を防
ぐ、拡散された領域を形成する方法。
（１４） 前記第１３項に記載した方法において、前
記窒化物層を形成する前記段階は、前記不純物を注入す
る前に行われる。
記窒化物層を形成する前記段階は、前記不純物を注入す
る前に行われる。
（１５）前記第１３項に記載した方法は更に、前記半導
体基体と前記窒化物層の間に、パッド酸化物層を形成す
る段階を含む。
体基体と前記窒化物層の間に、パッド酸化物層を形成す
る段階を含む。
（１６）前記第１３項に記載した方法は更に、前記拡散
領域の外の、前記窒化物層の部分をエツチングする段階
を含み、前記取り除かれた部分に熱酸化物を形成する。
領域の外の、前記窒化物層の部分をエツチングする段階
を含み、前記取り除かれた部分に熱酸化物を形成する。
（１７）前記第１３項に記載した方法において、拡散さ
れた領域はベース領域を含み、前記注入段階は半導体基
体の前記所定の部分に、ホウ素を注入する段階を含む。
れた領域はベース領域を含み、前記注入段階は半導体基
体の前記所定の部分に、ホウ素を注入する段階を含む。
（１８） ＮＰＮ、ＮＭＯＳ，及びＰＭＯＳトランジ
スタを含む集積回路を形成する方法において、Ｐ千生導
体基板を提供し、 前記Ｐ十基板上に、第一のＰ−エピタキシー層を形成し
、 前記ＮＰＮ及びＰＭＯＳトランジスタとそれぞれ関連す
る、Ｎ＋の拡散領域を形成し、前記第一のＰ−エピタキ
シー層と前記Ｎ十領域上に、第二のＰ−エピタキシー層
を形成し、前記Ｎ十頭域に重なる前記第二のＰ−エピタ
キシー層に、Ｎウェル領域を形成し、 前記第二のＰ−エピタキシー層を介する、Ｎ＋拡散領域
を形成し、前記ＮＰＮトランジスタと関連する前記Ｎ＋
領領域接触させ、 ＮＰＮｔ−ランジスタと関連する前記Ｎウェル領域に、
ベース領域を注入し、 前記ベース領域を覆う窒化物層を形成し、前記ベース領
域を拡散し、 フィールド酸化領域を形成し、トランジスタをそれぞれ
絶縁し、 前記窒化物層を取り除き、 前記第二のＰ−エピタキシー層に、装置絶縁領域を形成
し、 前記第二のＰ−エピタキシー層に、ドーピングされたＮ
−ソース／ドレイン領域を形成し、前記ベース領域を拡
散した後、ＰＭＯＳトランジスタと関連する前記Ｎウェ
ル領域に、Ｐ＋ンース／ドレイン領域を形成し、また、 前記ベース領域にエミッターを形成する、集積回路を形
成する方法。
スタを含む集積回路を形成する方法において、Ｐ千生導
体基板を提供し、 前記Ｐ十基板上に、第一のＰ−エピタキシー層を形成し
、 前記ＮＰＮ及びＰＭＯＳトランジスタとそれぞれ関連す
る、Ｎ＋の拡散領域を形成し、前記第一のＰ−エピタキ
シー層と前記Ｎ十領域上に、第二のＰ−エピタキシー層
を形成し、前記Ｎ十頭域に重なる前記第二のＰ−エピタ
キシー層に、Ｎウェル領域を形成し、 前記第二のＰ−エピタキシー層を介する、Ｎ＋拡散領域
を形成し、前記ＮＰＮトランジスタと関連する前記Ｎ＋
領領域接触させ、 ＮＰＮｔ−ランジスタと関連する前記Ｎウェル領域に、
ベース領域を注入し、 前記ベース領域を覆う窒化物層を形成し、前記ベース領
域を拡散し、 フィールド酸化領域を形成し、トランジスタをそれぞれ
絶縁し、 前記窒化物層を取り除き、 前記第二のＰ−エピタキシー層に、装置絶縁領域を形成
し、 前記第二のＰ−エピタキシー層に、ドーピングされたＮ
−ソース／ドレイン領域を形成し、前記ベース領域を拡
散した後、ＰＭＯＳトランジスタと関連する前記Ｎウェ
ル領域に、Ｐ＋ンース／ドレイン領域を形成し、また、 前記ベース領域にエミッターを形成する、集積回路を形
成する方法。
（１９） ＰＭＯ８１ＮＭＯＳ，及びＮＰＮトランジ
スタを持つ集積回路を、デジタルとアブログの両方の回
路が必要とされる応用に関して説明してきた。集積回路
は、基本ＣＭＯＳセルが、再びデザインされることなく
、集積回路で使われるようにデザインされている。ｐ＋
ｕ板４８が設（プられ、その上に第一のＰ−エピタキシ
ー層４６が形成さレル。Ｎ＋ＤＬＩＦｆｉ域５０．５２
がそれぞれ、ＰＭＯ８及びＮＰＮトランジスタのために
設けられる。ベース領域６８が、注入と拡散により、Ｎ
ウェル５８に形成される。拡散の前に、窒化物ｗＩＪ７
０が、ベース６８の上に形成され、不活性アニールが行
われる。ＭｏＳトランジスタへの拡散回数を変えないた
めに、ベース拡散とコレクタ拡散は、ＣＭＯＳチャンネ
ル・ストップと、ソース／ドレイン拡散の前に行われる
。
スタを持つ集積回路を、デジタルとアブログの両方の回
路が必要とされる応用に関して説明してきた。集積回路
は、基本ＣＭＯＳセルが、再びデザインされることなく
、集積回路で使われるようにデザインされている。ｐ＋
ｕ板４８が設（プられ、その上に第一のＰ−エピタキシ
ー層４６が形成さレル。Ｎ＋ＤＬＩＦｆｉ域５０．５２
がそれぞれ、ＰＭＯ８及びＮＰＮトランジスタのために
設けられる。ベース領域６８が、注入と拡散により、Ｎ
ウェル５８に形成される。拡散の前に、窒化物ｗＩＪ７
０が、ベース６８の上に形成され、不活性アニールが行
われる。ＭｏＳトランジスタへの拡散回数を変えないた
めに、ベース拡散とコレクタ拡散は、ＣＭＯＳチャンネ
ル・ストップと、ソース／ドレイン拡散の前に行われる
。
第１図は、Ｎ十埋込みコレクタとＰ−エピタキシーを用
いた、修正コレクタ拡散分離（ＣＤ Ｉ ）Ｂ ｉ ０
ＭＯ３技術の側面断面図である。 第２図は、本発明によるリニアＢ ｒ ０ＭＯ８（Ｌ
ｉ ｎＢ ｉ ０ＭＯ８） 工程の、第一段ＩＭ（７）
工程が終わった後の側面断面図である。 第３図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８工
程の、第二段階の工程が終わった後の側面断面図である
。 第４図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ３工
程の、第三段階の工程が終わった後の側面断面図である
。 第５図は、本発明によるしｉ ｎＢ ｉ ０ＭＯ８工程
の、第四段階の工程が終わった後の側面断面図である。 第６図は、本発明によるＬ ｉ ｎ Ｂ ｉ ０ＭＯ８
工程の、第五段階の工程が終わった後の側面断面図であ
る。 第７図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８工
程の、第六段階の工程が終わった後の側１Ｉｉｌｉ所面
図である。 第８図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８工
程の、第七段階の工程が終わった後の側面断面図である
。 第９図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ３工
程の、第八段階の工程が終わった後の側面断面図である
。 第１０図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８
工程の、第九段階の工程が終わった後の側面断面図であ
る。 第１１図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８
工程の、弟子段階の工程が終わった後の側面断面図であ
る。 主な符号の説明 １０：集積回路 １２ ： ＰＭＯ８トーｙンシ’）、’ｉ１４：ＮＭＯ
Ｓトランジスタ １６：バイポーラ・トランジスタ ２４：Ｐ形基板 ４６．５４：Ｐ−エピタキシー層 ４８：Ｐ子基板 ５０．５４：Ｎ＋ＤＵＦ領域 ５６．５８：Ｎウェル領域 ６０：Ｎ＋コレクタ ６６：窓 ６８：ベース領域 ７６：フイールド酸化物ｆｎ域 ７８ニアオドレジスト・マスク ８０．８２：ゲート ９４：Ｎ−ソース／ドレイン領域 ９６：側壁酸化物領域 １０４：Ｐ＋ソース／ドレイン領域 １１０：エミッタ
いた、修正コレクタ拡散分離（ＣＤ Ｉ ）Ｂ ｉ ０
ＭＯ３技術の側面断面図である。 第２図は、本発明によるリニアＢ ｒ ０ＭＯ８（Ｌ
ｉ ｎＢ ｉ ０ＭＯ８） 工程の、第一段ＩＭ（７）
工程が終わった後の側面断面図である。 第３図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８工
程の、第二段階の工程が終わった後の側面断面図である
。 第４図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ３工
程の、第三段階の工程が終わった後の側面断面図である
。 第５図は、本発明によるしｉ ｎＢ ｉ ０ＭＯ８工程
の、第四段階の工程が終わった後の側面断面図である。 第６図は、本発明によるＬ ｉ ｎ Ｂ ｉ ０ＭＯ８
工程の、第五段階の工程が終わった後の側面断面図であ
る。 第７図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８工
程の、第六段階の工程が終わった後の側１Ｉｉｌｉ所面
図である。 第８図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８工
程の、第七段階の工程が終わった後の側面断面図である
。 第９図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ３工
程の、第八段階の工程が終わった後の側面断面図である
。 第１０図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８
工程の、第九段階の工程が終わった後の側面断面図であ
る。 第１１図は、本発明によるＬ ｉ ｎＢ ｉ ０ＭＯ８
工程の、弟子段階の工程が終わった後の側面断面図であ
る。 主な符号の説明 １０：集積回路 １２ ： ＰＭＯ８トーｙンシ’）、’ｉ１４：ＮＭＯ
Ｓトランジスタ １６：バイポーラ・トランジスタ ２４：Ｐ形基板 ４６．５４：Ｐ−エピタキシー層 ４８：Ｐ子基板 ５０．５４：Ｎ＋ＤＵＦ領域 ５６．５８：Ｎウェル領域 ６０：Ｎ＋コレクタ ６６：窓 ６８：ベース領域 ７６：フイールド酸化物ｆｎ域 ７８ニアオドレジスト・マスク ８０．８２：ゲート ９４：Ｎ−ソース／ドレイン領域 ９６：側壁酸化物領域 １０４：Ｐ＋ソース／ドレイン領域 １１０：エミッタ
Claims (1)
- （１）ＮＭＯＳ、ＰＭＯＳ、及びバイポーラ・トランジ
スタを含む集積回路において 第一のＰ形層と、 ＰＭＯＳトランジスタとＮＰＮトランジスタのいくつか
に対応して、前記第一のＰ形層に形成されたＮ＋領域と
、 前記第一のＰ形層及び前記Ｎ＋領域を覆い、ＮＭＯＳト
ランジスタを収める第二のＰ形層と、ＰＭＯＳトランジ
スタを収め、またＮＰＮトランジスタのコレクタ領域と
して機能するＮウェル領域と、 前記第一及び第二のＰ形層の間であって、ＮＭＯＳトラ
ンジスタの下に置かれ、前記Ｎ＋領域より絶縁されるＰ
＋領域とを含む集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US120558 | 1987-11-13 | ||
| US07/120,558 US4994887A (en) | 1987-11-13 | 1987-11-13 | High voltage merged bipolar/CMOS technology |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155653A true JPH01155653A (ja) | 1989-06-19 |
| JP2824263B2 JP2824263B2 (ja) | 1998-11-11 |
Family
ID=22391087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284083A Expired - Fee Related JP2824263B2 (ja) | 1987-11-13 | 1988-11-11 | 高電圧併合バイポーラ／ｃｍｏｓ集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4994887A (ja) |
| JP (1) | JP2824263B2 (ja) |
| KR (1) | KR0166052B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2255226B (en) * | 1991-04-23 | 1995-03-01 | Intel Corp | Bicmos process for counter doped collector |
| JP3186099B2 (ja) * | 1991-08-07 | 2001-07-11 | 日本電気株式会社 | バイポーラ論理回路 |
| US5994755A (en) * | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| US5648282A (en) * | 1992-06-26 | 1997-07-15 | Matsushita Electronics Corporation | Autodoping prevention and oxide layer formation apparatus |
| JP2762851B2 (ja) * | 1992-07-27 | 1998-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE4237608A1 (de) * | 1992-11-06 | 1994-05-11 | Telefunken Microelectron | Integrierte Halbleiteranordnung mit Standardelementen |
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| US5500134A (en) * | 1995-03-16 | 1996-03-19 | Dyna Flow, Inc. | Microfiltration system with swirling flow around filter medium |
| US5702959A (en) * | 1995-05-31 | 1997-12-30 | Texas Instruments Incorporated | Method for making an isolated vertical transistor |
| JPH10308497A (ja) * | 1997-05-08 | 1998-11-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0948046A1 (en) * | 1998-03-26 | 1999-10-06 | Texas Instruments Incorporated | Merged bipolar and CMOS circuit and method |
| US20060049464A1 (en) | 2004-09-03 | 2006-03-09 | Rao G R Mohan | Semiconductor devices with graded dopant regions |
| US20070120173A1 (en) * | 2005-11-28 | 2007-05-31 | Bohumil Lojek | Non-volatile memory cell with high current output line |
| US7846789B2 (en) * | 2007-10-16 | 2010-12-07 | Texas Instruments Incorporated | Isolation trench with rounded corners for BiCMOS process |
| US9281245B2 (en) * | 2012-12-28 | 2016-03-08 | Texas Instruments Incorporated | Latchup reduction by grown orthogonal substrates |
Citations (2)
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|---|---|---|---|---|
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| JPS57198650A (en) * | 1981-06-01 | 1982-12-06 | Toshiba Corp | Semiconductor device and manufacture therefor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3899793A (en) * | 1968-08-24 | 1975-08-12 | Sony Corp | Integrated circuit with carrier killer selectively diffused therein and method of making same |
| DE2603746A1 (de) * | 1976-01-31 | 1977-08-04 | Licentia Gmbh | Integrierte schaltungsanordnung |
| JPS596514B2 (ja) * | 1977-03-08 | 1984-02-13 | 日本電信電話株式会社 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
| US4546370A (en) * | 1979-02-15 | 1985-10-08 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
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| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| FR2571178B1 (fr) * | 1984-09-28 | 1986-11-21 | Thomson Csf | Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication |
| US4825275A (en) * | 1987-05-28 | 1989-04-25 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
-
1987
- 1987-11-13 US US07/120,558 patent/US4994887A/en not_active Expired - Lifetime
-
1988
- 1988-11-11 JP JP63284083A patent/JP2824263B2/ja not_active Expired - Fee Related
- 1988-11-12 KR KR1019880014921A patent/KR0166052B1/ko not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717161A (en) * | 1980-05-16 | 1982-01-28 | Siemens Ag | Method of producing mos and bipolar semiconductor integrated circuits |
| JPS57198650A (en) * | 1981-06-01 | 1982-12-06 | Toshiba Corp | Semiconductor device and manufacture therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890009001A (ko) | 1989-07-13 |
| US4994887A (en) | 1991-02-19 |
| KR0166052B1 (ko) | 1999-02-01 |
| JP2824263B2 (ja) | 1998-11-11 |
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