JPH0348457A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0348457A JPH0348457A JP2083909A JP8390990A JPH0348457A JP H0348457 A JPH0348457 A JP H0348457A JP 2083909 A JP2083909 A JP 2083909A JP 8390990 A JP8390990 A JP 8390990A JP H0348457 A JPH0348457 A JP H0348457A
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- transistor
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- semiconductor substrate
- bipolar transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業の利用分野）
本発明は、半導体装置およびその製造方法に関し、特に
、バイポーラトランジスタとＭＯＳトランジスタとを混
載した半導体装置（以下、ＢｉＭＯＳと呼ぶ）およびそ
の製造方法に関する。
、バイポーラトランジスタとＭＯＳトランジスタとを混
載した半導体装置（以下、ＢｉＭＯＳと呼ぶ）およびそ
の製造方法に関する。
（従来の技術）
ＢｉＭＯＳ技術は、高速動作が可能なバイポーラトラン
ジスタと、高集積でかつ低消費電力化が可能なＭＯＳト
ランジスタとを組み合わせた論理ゲートを同一チップ上
に構成することにより、高速でかつ低消費電力なＬＳＩ
を実現する技術である。
ジスタと、高集積でかつ低消費電力化が可能なＭＯＳト
ランジスタとを組み合わせた論理ゲートを同一チップ上
に構成することにより、高速でかつ低消費電力なＬＳＩ
を実現する技術である。
このような従来のＢｉＭＯＳ ＬＳＩの製造において
、ＮＭＯＳ及びＰＭＯＳトランジスタのゲート材料はＮ
型ポリシリコンを用いて形成されており、一方、バイポ
ーラトランジスタはＮＰＮが主に用いられている。この
ため、ＮＰＮバイポーラトランジスタの外部ベース電極
はＭＯＳトランジスタのゲート電極と同一材料で形成す
ることは不可能であり、ゲート電極を先に形成するか、
あるいは外部ベース電極を先に形成するかのいずれかの
方法が用いられていた。
、ＮＭＯＳ及びＰＭＯＳトランジスタのゲート材料はＮ
型ポリシリコンを用いて形成されており、一方、バイポ
ーラトランジスタはＮＰＮが主に用いられている。この
ため、ＮＰＮバイポーラトランジスタの外部ベース電極
はＭＯＳトランジスタのゲート電極と同一材料で形成す
ることは不可能であり、ゲート電極を先に形成するか、
あるいは外部ベース電極を先に形成するかのいずれかの
方法が用いられていた。
ゲート電極を先に形成する場合、ゲート電極が形成され
た後、イオン注入し熱工程を加えることによりソース、
ドレイン拡散層を形成する。続いて外部ベース電極を形
成して、その後、熱工程を加えることによりベース拡散
層が形成される。
た後、イオン注入し熱工程を加えることによりソース、
ドレイン拡散層を形成する。続いて外部ベース電極を形
成して、その後、熱工程を加えることによりベース拡散
層が形成される。
しかしながら、このようにゲート電極を先に形成する場
合は、素子形成中にＭＯＳトランジスタに対して熱工程
を２回用いるのでソース、ドレイン拡散層が必要以上に
拡大してチャネル幅が狭くなりショートチャネル効果を
生じるなどの問題があった。また、バイポーラトランジ
スタにおいては、外部ベース電極の真下部とエミッタ拡
散層との間にあるベース抵抗が増大して特性が悪化する
という問題があった。
合は、素子形成中にＭＯＳトランジスタに対して熱工程
を２回用いるのでソース、ドレイン拡散層が必要以上に
拡大してチャネル幅が狭くなりショートチャネル効果を
生じるなどの問題があった。また、バイポーラトランジ
スタにおいては、外部ベース電極の真下部とエミッタ拡
散層との間にあるベース抵抗が増大して特性が悪化する
という問題があった。
（発明が解決しようとする課題）
以上述べたように、従来のＢ ｉ Ｍ Ｏ ＳＬＳＩは
、ＭＯＳトランジスタのゲート電極とバイポーラトラン
ジスタの外部ベース電極とに穴なる材料が用いられてい
たので１回の工程によって形成することができなかった
。このため、ゲート電極を先に形成した場合、バイポー
ラトランジスタのベース拡散層形成時に加える熱工程を
、ＭＯＳトランジスタのショートチャネル効果の抑制の
ために十分加えることが出来ず、バイポーラトランジス
タのベース抵抗が増大して素子特性が悪化するという問
題があった。
、ＭＯＳトランジスタのゲート電極とバイポーラトラン
ジスタの外部ベース電極とに穴なる材料が用いられてい
たので１回の工程によって形成することができなかった
。このため、ゲート電極を先に形成した場合、バイポー
ラトランジスタのベース拡散層形成時に加える熱工程を
、ＭＯＳトランジスタのショートチャネル効果の抑制の
ために十分加えることが出来ず、バイポーラトランジス
タのベース抵抗が増大して素子特性が悪化するという問
題があった。
そこで、本発明は、ＭＯＳトランジスタの電極とバイポ
ーラトランジスタのベース取出し電極を同種類の材料で
形成して、ＭＯＳトランジスタについては１回の熱工程
を施し、バイポーラトランジスタについては２回の熱工
程を施すことにより、前記したショートチャネル効果及
びベース抵抗の増大の問題を解決した高性能な半導体装
置を提供することを第１の目的とする。
ーラトランジスタのベース取出し電極を同種類の材料で
形成して、ＭＯＳトランジスタについては１回の熱工程
を施し、バイポーラトランジスタについては２回の熱工
程を施すことにより、前記したショートチャネル効果及
びベース抵抗の増大の問題を解決した高性能な半導体装
置を提供することを第１の目的とする。
さらに、本発明は、ＭＯＳトランジスタの電極とバイポ
ーラトランジスタのベース取出し電極を同種類の材料で
形成して、ＭＯＳトランジスタについては１回の熱工程
を施し、バイポーラトランジスタについては２回の熱工
程を施すことにより、前記したショートチャネル効果及
びベース抵抗の増大の問題を解決した高性能な半導体装
置の製造方法を提供することを第２の目的とする。
ーラトランジスタのベース取出し電極を同種類の材料で
形成して、ＭＯＳトランジスタについては１回の熱工程
を施し、バイポーラトランジスタについては２回の熱工
程を施すことにより、前記したショートチャネル効果及
びベース抵抗の増大の問題を解決した高性能な半導体装
置の製造方法を提供することを第２の目的とする。
［発明の構成］
（課題を解決するための手段）
前記第１の目的を達成するために本発明は、半導体基板
と、この半導体基板上に形成されたバイポーラトランジ
スタと、前記半導体ｊｉ板上に形成されたＭＯＳトラン
ジスタとを具備し、前記バイポーラトランジスタのベー
ス取出し電極と前記ＭＯＳトランジスタの電極が同種類
の不純物を含む同一層からなる。
と、この半導体基板上に形成されたバイポーラトランジ
スタと、前記半導体ｊｉ板上に形成されたＭＯＳトラン
ジスタとを具備し、前記バイポーラトランジスタのベー
ス取出し電極と前記ＭＯＳトランジスタの電極が同種類
の不純物を含む同一層からなる。
前記第２の目的を達或するために本発明は、半導体基板
上にゲート酸化膜を形成する工程と、このゲート酸化膜
を選択的に除去する工程と、前記半導体基板上に多結晶
シリコン層を形成する工程と、この多結晶シリコン層の
バイポーラトランジスタのベース取出し電極が形成され
る領域と、ＭＯＳトランジスタの電極が形成される領域
とに同種類の第１不純物を注入する工程と、熱処理し外
部ベース領域を形成する工程と、前記半導体基板の前記
ＭＯＳトランジスタのソースとドレインが形成される領
域に第２不純物を注入する工程とを具備する。
上にゲート酸化膜を形成する工程と、このゲート酸化膜
を選択的に除去する工程と、前記半導体基板上に多結晶
シリコン層を形成する工程と、この多結晶シリコン層の
バイポーラトランジスタのベース取出し電極が形成され
る領域と、ＭＯＳトランジスタの電極が形成される領域
とに同種類の第１不純物を注入する工程と、熱処理し外
部ベース領域を形成する工程と、前記半導体基板の前記
ＭＯＳトランジスタのソースとドレインが形成される領
域に第２不純物を注入する工程とを具備する。
なお、前記したＭＯＳ｝−ランジスタの電極は、ゲート
電極および取出し電極を含むものとする。
電極および取出し電極を含むものとする。
（作用）
前記したように、本発明は、半導体基板と、この半導体
基板上に形成されたバイポーラトランジスタと、前記半
導体基板上に形成されたＭＯＳトランジスタとを具備し
、前記バイポーラトランジスタのベース取出し電極と前
記ＭＯＳトランジスタの電極が同種類の不純物を含む同
一層からなるので、ＭＯＳトランジスタについては１回
の熱工程を施しバイポーラトランジスタについては２回
の熱工程を施すことによってＭＯＳトランジスタについ
てはショートチャネル効果の発生がなくなりバイポーラ
トランジスタについてはベース抵抗が増大することを防
ぐことができる。
基板上に形成されたバイポーラトランジスタと、前記半
導体基板上に形成されたＭＯＳトランジスタとを具備し
、前記バイポーラトランジスタのベース取出し電極と前
記ＭＯＳトランジスタの電極が同種類の不純物を含む同
一層からなるので、ＭＯＳトランジスタについては１回
の熱工程を施しバイポーラトランジスタについては２回
の熱工程を施すことによってＭＯＳトランジスタについ
てはショートチャネル効果の発生がなくなりバイポーラ
トランジスタについてはベース抵抗が増大することを防
ぐことができる。
さらに、本発明は、半導体基板上にゲート酸化膜を形成
する工程と、このゲート酸化膜を選択的に除去する工程
と、前記半導体基板上に多結晶シリコン層を形成する工
程と、この多結晶シリコン層のバイポーラトランジスタ
のベース取出し電極が形成される領域と、ＭＯＳトラン
ジスタの電極が形成される領域とに、同種類の第１不純
物を注入する工程と、熱処理し外部ベース領域を形成す
る工程と、前記半導体基板の前記ＭＯＳトランジスタの
ソースとドレインが形成される領域に第２不純物を注入
する工程とを具備するので、ＭＯＳトランジスタについ
ては１回の熱工程を施しバイポーラトランジスタについ
ては２回の熱工程．を施すことによってＭＯＳトランジ
スタについてはショートチャネル効果の発生がなくなり
バイポーラトランジスタについてはベース抵抗が増大す
ることを防ぐことができる。
する工程と、このゲート酸化膜を選択的に除去する工程
と、前記半導体基板上に多結晶シリコン層を形成する工
程と、この多結晶シリコン層のバイポーラトランジスタ
のベース取出し電極が形成される領域と、ＭＯＳトラン
ジスタの電極が形成される領域とに、同種類の第１不純
物を注入する工程と、熱処理し外部ベース領域を形成す
る工程と、前記半導体基板の前記ＭＯＳトランジスタの
ソースとドレインが形成される領域に第２不純物を注入
する工程とを具備するので、ＭＯＳトランジスタについ
ては１回の熱工程を施しバイポーラトランジスタについ
ては２回の熱工程．を施すことによってＭＯＳトランジ
スタについてはショートチャネル効果の発生がなくなり
バイポーラトランジスタについてはベース抵抗が増大す
ることを防ぐことができる。
（実施例）
以下、図面を参照して本発明にかかるＢｉＭＯＳ素子と
しての半導体装置を製造する方法の一実施例を説明する
。
しての半導体装置を製造する方法の一実施例を説明する
。
第１図（ａ）乃至第１図（ｈ）は、本発明にかかる半導
体装置を形成する工程を示す断面図である。
体装置を形成する工程を示す断面図である。
まず、第１図（ａ）に示す工程において、Ｐ型で（１０
０）結晶面を有するシリコン半導体基板１０上に絶縁膜
１１が堆積される。次に、写真蝕刻法によって絶縁膜１
１から、埋め込みコレクタ領域およびＰＭＯＳ素子とな
る部分が除去され、開口部１２が形成される。さらに、
開口部１２から、アンチモン（Ｓｂ）を気相あるいは固
相拡散させるかもしくは、砒素（Ａｓ）またはｓｂをイ
オン注入してＮ＋型の埋め込みコレクタ層（Ｎウェルを
深くする層）１３が基板１０内に形成される。
０）結晶面を有するシリコン半導体基板１０上に絶縁膜
１１が堆積される。次に、写真蝕刻法によって絶縁膜１
１から、埋め込みコレクタ領域およびＰＭＯＳ素子とな
る部分が除去され、開口部１２が形成される。さらに、
開口部１２から、アンチモン（Ｓｂ）を気相あるいは固
相拡散させるかもしくは、砒素（Ａｓ）またはｓｂをイ
オン注入してＮ＋型の埋め込みコレクタ層（Ｎウェルを
深くする層）１３が基板１０内に形成される。
次に、第１図（ｂ）に示す工程において、前記絶縁ｌＩ
ｌｌが全面除去され、硼素（Ｂ）が加速エネルギ１００
ＫｅＶ，ドーズｆｌ６ Ｘ １ ０ １２ｃ ｍ”で基
板１０の全面にイオン注入される。これによって、バン
チスルー防止用の第１の低濃度埋め込みＰ型領域９が形
成される。また、この埋め込みＰ型領域９の形或の前に
、５０λ以上の酸化膜を基板１０の全面に形成すればイ
オン注入の際の汚染を防ぐことが可能である。また、８
５０゜Ｃ以上の熱処理を施すことによってイオン注入に
よる基板１０への損害を回復し、かつ注入不純物の活性
化を行うことが可能である。さらに、前記第１の埋め込
みＰ型領域９は、本実施例においては全面に注入される
が、これを選択的に注入しても良い、また、第１図（ｄ
）の工程において後述するように、Ｎ＋型領域１３から
不純物がしみだすのを考慮して、第２の高濃度埋め込み
Ｐ型領域８を、埋め込みＮ＋型領域１３から２μｍ以上
離れるようにイオン注入することも可能である。
ｌｌが全面除去され、硼素（Ｂ）が加速エネルギ１００
ＫｅＶ，ドーズｆｌ６ Ｘ １ ０ １２ｃ ｍ”で基
板１０の全面にイオン注入される。これによって、バン
チスルー防止用の第１の低濃度埋め込みＰ型領域９が形
成される。また、この埋め込みＰ型領域９の形或の前に
、５０λ以上の酸化膜を基板１０の全面に形成すればイ
オン注入の際の汚染を防ぐことが可能である。また、８
５０゜Ｃ以上の熱処理を施すことによってイオン注入に
よる基板１０への損害を回復し、かつ注入不純物の活性
化を行うことが可能である。さらに、前記第１の埋め込
みＰ型領域９は、本実施例においては全面に注入される
が、これを選択的に注入しても良い、また、第１図（ｄ
）の工程において後述するように、Ｎ＋型領域１３から
不純物がしみだすのを考慮して、第２の高濃度埋め込み
Ｐ型領域８を、埋め込みＮ＋型領域１３から２μｍ以上
離れるようにイオン注入することも可能である。
次に、エビタキシャル成長法によって、不純物としての
リン（Ｐ）を１×１０′６／Ｃｍ３程度含むＮ型エピタ
キシャル層１４が基板１０上に形成される。このときの
成長温度は、例えば１１３０℃であり、かつ、このエビ
タキシャル層１４の厚みは１．２μｍである。
リン（Ｐ）を１×１０′６／Ｃｍ３程度含むＮ型エピタ
キシャル層１４が基板１０上に形成される。このときの
成長温度は、例えば１１３０℃であり、かつ、このエビ
タキシャル層１４の厚みは１．２μｍである。
次に、第１図（ｃ）に示す工程において、まず、イオン
注入用のマスク（図示せず）が写真蝕刻法によって形成
される。このマスクを使用して、前記Ｎ型エピタキシャ
ル層１４のＰＭＯＳ形成領域と、ＮＰＮバイボーラ素子
形成領域とに１６０ＫｅＶの加速エネルギ並びに５Ｘ１
０”／ｃｍ２のドーズ量でＰイオンが注入されてＮ型ウ
エル領域１５が選択的に形成される。続いて別のマスク
を使用して、ＮＭＯＳ素子形成領域とＰＮＰバイポーラ
トランジスタ素子形成領域とに、１００ＫｅＶの加速エ
ネルギ並びに６Ｘ１０１２／ｃｍ２のドーズ量でＢイオ
ンが注入されてＰ型ウエル領域１６が選択的に形成され
る。Ｎ型ウエル領域１５とＰ型ウエル領域１６の濃度は
実質的に同一となる。なお、Ｐ型ウェル領域１６を始め
に形成し、次にＮ型ウェル領域１５を形成することも可
能である。
注入用のマスク（図示せず）が写真蝕刻法によって形成
される。このマスクを使用して、前記Ｎ型エピタキシャ
ル層１４のＰＭＯＳ形成領域と、ＮＰＮバイボーラ素子
形成領域とに１６０ＫｅＶの加速エネルギ並びに５Ｘ１
０”／ｃｍ２のドーズ量でＰイオンが注入されてＮ型ウ
エル領域１５が選択的に形成される。続いて別のマスク
を使用して、ＮＭＯＳ素子形成領域とＰＮＰバイポーラ
トランジスタ素子形成領域とに、１００ＫｅＶの加速エ
ネルギ並びに６Ｘ１０１２／ｃｍ２のドーズ量でＢイオ
ンが注入されてＰ型ウエル領域１６が選択的に形成され
る。Ｎ型ウエル領域１５とＰ型ウエル領域１６の濃度は
実質的に同一となる。なお、Ｐ型ウェル領域１６を始め
に形成し、次にＮ型ウェル領域１５を形成することも可
能である。
さらに、第１図（ｄ）に示す工程において、ＭＯＳトラ
ンジスタどうし、およびＭＯＳトランジスタとバイポー
ラトランジスタとを分離するためのフィールド酸化膜１
７が選択酸化法によって形成される。このフィールド酸
化膜１７の膜厚は６０００入程度である。なお、このフ
ィールド酸化膜１７の形成に先立って、フィールド反転
防止用のイオン注入領域１８が自己整合的に形成される
。また、フィールド酸化膜１７の形成後は、Ｂイオンが
ＩＭｅＶの加速エネルギかつ１×１０１５／ ｃ ｍ
’のドーズ量でＰＮＰ トランジスタが形成される領域
８に選択的にイオン注入される。続いて、熱酸化法によ
って膜厚が１５０入程度のダミゲート酸化膜１９が全面
に形成される。この後、このダミーゲート酸化膜１９を
通して、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
の閾値あわせこみ用およびパンチスルー防止用のチャネ
ルイオン注入領域２０、２１が前記Ｎ型ウエル領域１５
、Ｐ型ウエル領域１６の表面にそれぞれ形成される。前
記Ｎ型ウェル領域１５側のチャネルイオン注入領域２０
は、Ｂイオンを２０ＫｅＶの加速エネルギかつ３Ｘ１０
ｌ２／ｃｍ２のドーズ量で注入するとともに、Ｐイオン
を２４０ＫｅＶの加速エネルギかつ２Ｘ１０１２／ｃｍ
２のドーズ量でイオン注入することによって形成される
。
ンジスタどうし、およびＭＯＳトランジスタとバイポー
ラトランジスタとを分離するためのフィールド酸化膜１
７が選択酸化法によって形成される。このフィールド酸
化膜１７の膜厚は６０００入程度である。なお、このフ
ィールド酸化膜１７の形成に先立って、フィールド反転
防止用のイオン注入領域１８が自己整合的に形成される
。また、フィールド酸化膜１７の形成後は、Ｂイオンが
ＩＭｅＶの加速エネルギかつ１×１０１５／ ｃ ｍ
’のドーズ量でＰＮＰ トランジスタが形成される領域
８に選択的にイオン注入される。続いて、熱酸化法によ
って膜厚が１５０入程度のダミゲート酸化膜１９が全面
に形成される。この後、このダミーゲート酸化膜１９を
通して、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
の閾値あわせこみ用およびパンチスルー防止用のチャネ
ルイオン注入領域２０、２１が前記Ｎ型ウエル領域１５
、Ｐ型ウエル領域１６の表面にそれぞれ形成される。前
記Ｎ型ウェル領域１５側のチャネルイオン注入領域２０
は、Ｂイオンを２０ＫｅＶの加速エネルギかつ３Ｘ１０
ｌ２／ｃｍ２のドーズ量で注入するとともに、Ｐイオン
を２４０ＫｅＶの加速エネルギかつ２Ｘ１０１２／ｃｍ
２のドーズ量でイオン注入することによって形成される
。
また、前記Ｐ型ウエル領域１６側のチャネルイオン注入
領域２１は、Ｂイオンを２０ＫｅＶの加速エネルギ、４
Ｘ１０ｌ２／Ｃｍ２のドーズ量でイオン注入することに
よって形成される。
領域２１は、Ｂイオンを２０ＫｅＶの加速エネルギ、４
Ｘ１０ｌ２／Ｃｍ２のドーズ量でイオン注入することに
よって形成される。
さらに、この時、ＮＰＮバイポーラトランジスタの形成
領域（シャローベース）５２に、２０ＫｅＶの加速エネ
ルギかつ１×１０１３／Ｃｍ２のドーズ量でＢＦ２を選
択的にイオン注入するとともに、ＰＮＰバイボーラ形或
領域（シャローペース）５１に３０ＫｅＶの加速エネル
ギかつ１×ｌ Ｑ ｌ １ ／ ｃ ｍ ２のドーズ量
でＡｓを選択的にイオン注入することによって、内部ベ
ースと外部ベース電極取出し口間の抵抗を下げる。この
イオン注入は、後述するゲート酸化膜形成後におこなっ
てもよい。
領域（シャローベース）５２に、２０ＫｅＶの加速エネ
ルギかつ１×１０１３／Ｃｍ２のドーズ量でＢＦ２を選
択的にイオン注入するとともに、ＰＮＰバイボーラ形或
領域（シャローペース）５１に３０ＫｅＶの加速エネル
ギかつ１×ｌ Ｑ ｌ １ ／ ｃ ｍ ２のドーズ量
でＡｓを選択的にイオン注入することによって、内部ベ
ースと外部ベース電極取出し口間の抵抗を下げる。この
イオン注入は、後述するゲート酸化膜形成後におこなっ
てもよい。
さらに、前記Ｎ型エピタキシャル層１４にＰイオンを３
２０ＫｅＶの加速エネルギかつＩＸＩＯ１６／ ｃ ｍ
２のドーズ量でイオン注入することによって、前記埋
め込みコレクタ層１３に接続されたディープ（Ｄｅｅｐ
）Ｎ“型イオン注入領域２２が形成される。さらに、Ｂ
イオンを３２０ＫｅＶの加速エネルギかつ１×１０′６
７Ｃｍ２のドーズ量でイオン注入することによって、Ｐ
ＮＰトランジスタが形成される領域の一部に、コレクタ
電極取出し用のディープＰ＋型領域５３が形成される。
２０ＫｅＶの加速エネルギかつＩＸＩＯ１６／ ｃ ｍ
２のドーズ量でイオン注入することによって、前記埋
め込みコレクタ層１３に接続されたディープ（Ｄｅｅｐ
）Ｎ“型イオン注入領域２２が形成される。さらに、Ｂ
イオンを３２０ＫｅＶの加速エネルギかつ１×１０′６
７Ｃｍ２のドーズ量でイオン注入することによって、Ｐ
ＮＰトランジスタが形成される領域の一部に、コレクタ
電極取出し用のディープＰ＋型領域５３が形成される。
なお、各ディープＮ“型、Ｐ＋型領域はチャネルイオン
注入の前に行ってもよい。
注入の前に行ってもよい。
さらに、第１図（ｅ）に示す工程において、前記ダミー
ゲード酸化膜１つを全面剥離した後、酸化法によって表
面に５０乃至１２０入程度の厚みのゲート酸化膜２３が
形成される。なお、このときのゲート酸化膜２３の膜厚
の最小値は１２０入以下が望ましい。さらにその上に、
ＣＶＤ法（化学気相成長法）によって５０乃至５００入
の厚みの第１の多結晶シリコン層２４が堆積される。こ
の時の温度は、６１０℃以上の温度である。さらに、レ
ジストマスクを用いてこの第１多結晶シリコン層２４か
らシリコン基板１０とのコンタクト部５４が除去される
。続いて、対応する部分のゲート酸化膜２３も除去され
る。コンタクト部５４は、ＮＰＮおよびＰＮＰ トラン
ジスタの外部ベース取り出し電極コンタクト、さらに、
ＰＭＯＳおよびＮＭＯＳトランジスタのソースドレイン
取出し？Ｉｎ＋コンタクトとなる。
ゲード酸化膜１つを全面剥離した後、酸化法によって表
面に５０乃至１２０入程度の厚みのゲート酸化膜２３が
形成される。なお、このときのゲート酸化膜２３の膜厚
の最小値は１２０入以下が望ましい。さらにその上に、
ＣＶＤ法（化学気相成長法）によって５０乃至５００入
の厚みの第１の多結晶シリコン層２４が堆積される。こ
の時の温度は、６１０℃以上の温度である。さらに、レ
ジストマスクを用いてこの第１多結晶シリコン層２４か
らシリコン基板１０とのコンタクト部５４が除去される
。続いて、対応する部分のゲート酸化膜２３も除去され
る。コンタクト部５４は、ＮＰＮおよびＰＮＰ トラン
ジスタの外部ベース取り出し電極コンタクト、さらに、
ＰＭＯＳおよびＮＭＯＳトランジスタのソースドレイン
取出し？Ｉｎ＋コンタクトとなる。
さらに、第１図（ｆ）に示す工程において、第２多結晶
シリコン層５５が全面に６００℃以下の温度で１０００
乃至３０００λ堆積される。なお、６００℃以下の温度
を使用する代わりに水素をキャリアガスとして使用して
もよい。さらに、この第２多結晶シリコン層５５内のＰ
ＮＰ，ＮＭＯＳトランジスタが形成される領域にＮ型の
不純物が高濃度でイオン注入される。例えばＡｓが４０
ＫｅＶの加速エネルギかつ５×１０１５／Ｃｍ２のドー
ズ量でイオン注入される。さらに、ＮＰＮ，ＰＭＯＳト
ランジスタが形成される領域にＰ型の不純物が高濃度で
イオン注入される。例えばＢＦ２が４０ＫｅＶの加速エ
ネルキカツ５×ｌ０１５／ ｃ ｍ ２のドーズ量でイ
オン注入される。
シリコン層５５が全面に６００℃以下の温度で１０００
乃至３０００λ堆積される。なお、６００℃以下の温度
を使用する代わりに水素をキャリアガスとして使用して
もよい。さらに、この第２多結晶シリコン層５５内のＰ
ＮＰ，ＮＭＯＳトランジスタが形成される領域にＮ型の
不純物が高濃度でイオン注入される。例えばＡｓが４０
ＫｅＶの加速エネルギかつ５×１０１５／Ｃｍ２のドー
ズ量でイオン注入される。さらに、ＮＰＮ，ＰＭＯＳト
ランジスタが形成される領域にＰ型の不純物が高濃度で
イオン注入される。例えばＢＦ２が４０ＫｅＶの加速エ
ネルキカツ５×ｌ０１５／ ｃ ｍ ２のドーズ量でイ
オン注入される。
この後、９００℃かつ１０分の熱処理を加えて、前記第
２多結晶シリコン層５５中に注入した不純物を活性化す
ると同時に半導体基板中に拡散させても良い。さらに、
スパッタ法によってＭｏＳｉ２等のシリサイド５６を全
面に堆積することによりポリサイド構造が形成される。
２多結晶シリコン層５５中に注入した不純物を活性化す
ると同時に半導体基板中に拡散させても良い。さらに、
スパッタ法によってＭｏＳｉ２等のシリサイド５６を全
面に堆積することによりポリサイド構造が形成される。
また、このＭｏＳｉ２をスパッタした後に前記不純物を
注入してもよい。
注入してもよい。
さらに、第１図（ｇ）に示す工程において、ＣＶＤ法に
よって全面にＳｉｎ，膜３０が２０００入程度堆積され
る。このＳｉｎ２膜３０は、ＮＰＮおよびＰＮＰトラン
ジスタ領域上のみに残るように形成することも可能であ
る。こＯ後、ＰＮＰおよびＮＰＮトランジスタの外部ベ
ース取出し電極領域５８および５９、ＰＭＯＳおよびＮ
ＭＯＳトランジスタのゲート電極領域４９および５０、
ソース、ドレイン取出し電極領域６１および６０および
配線形成領域に前記ポリサイドのべターニングを行う。
よって全面にＳｉｎ，膜３０が２０００入程度堆積され
る。このＳｉｎ２膜３０は、ＮＰＮおよびＰＮＰトラン
ジスタ領域上のみに残るように形成することも可能であ
る。こＯ後、ＰＮＰおよびＮＰＮトランジスタの外部ベ
ース取出し電極領域５８および５９、ＰＭＯＳおよびＮ
ＭＯＳトランジスタのゲート電極領域４９および５０、
ソース、ドレイン取出し電極領域６１および６０および
配線形成領域に前記ポリサイドのべターニングを行う。
なお、このときのゲート電極の長さの最小値は０．６μ
ｍ以下である。この後、パターニングされた前記多結晶
シリコン層の側壁およびシリコン基板表面が、９００℃
かつ２０分の酸化雰囲気中による後酸化によって酸化さ
れて後酸化膜３３が形成される。この時点で外部電極取
出しのためのＮ１およびＰ＋領域、すなわち、ＮＰＮお
よびＰＮＰ トランジスタの外部ベース領域２７および
５７、ＰＭＯＳおよびＮＭＯＳトランジスタのソース取
出し領域６２および６３がそれぞれ形成される。
ｍ以下である。この後、パターニングされた前記多結晶
シリコン層の側壁およびシリコン基板表面が、９００℃
かつ２０分の酸化雰囲気中による後酸化によって酸化さ
れて後酸化膜３３が形成される。この時点で外部電極取
出しのためのＮ１およびＰ＋領域、すなわち、ＮＰＮお
よびＰＮＰ トランジスタの外部ベース領域２７および
５７、ＰＭＯＳおよびＮＭＯＳトランジスタのソース取
出し領域６２および６３がそれぞれ形成される。
さらに、ＮＭＯＳトランジスタ領域にＡｓが６０ＫｅＶ
の加速エネルギかツ５ Ｘ １ ０ ”／ｃｍ２のドー
ズ量でイオン注入されてＮ”型のソース領域２８および
Ｎ＋型のドレイン領域２つ、かつ、ＰＭＯＳ領域にＢＦ
２が６０ＫｅＶの加速エネルギかつ５ Ｘ １ ０ ”
／ ｃｍ２でイオン注入されてＰ＋型のソースおよびド
レイン領域２５および２６がゲート電極に対して自己整
合的に形成される。同時に、Ａｓが６０ＫｅＶの加速エ
ネルギかつ３×１０”／ｃｍ２のドーズ量でイオン注入
されるとともに、Ｂが１５ＫｅＶの加速エネルギかつ３
×１０１３／ｃｍ２のドーズ量でイオン注入されて、Ｐ
ＮＰ トランジスタのＮ一型の内部ベース６４と、ＮＰ
ＮトランジスタのＰ一型の内部ベース３４がそれぞれ形
成される。
の加速エネルギかツ５ Ｘ １ ０ ”／ｃｍ２のドー
ズ量でイオン注入されてＮ”型のソース領域２８および
Ｎ＋型のドレイン領域２つ、かつ、ＰＭＯＳ領域にＢＦ
２が６０ＫｅＶの加速エネルギかつ５ Ｘ １ ０ ”
／ ｃｍ２でイオン注入されてＰ＋型のソースおよびド
レイン領域２５および２６がゲート電極に対して自己整
合的に形成される。同時に、Ａｓが６０ＫｅＶの加速エ
ネルギかつ３×１０”／ｃｍ２のドーズ量でイオン注入
されるとともに、Ｂが１５ＫｅＶの加速エネルギかつ３
×１０１３／ｃｍ２のドーズ量でイオン注入されて、Ｐ
ＮＰ トランジスタのＮ一型の内部ベース６４と、ＮＰ
ＮトランジスタのＰ一型の内部ベース３４がそれぞれ形
成される。
その後、第１図（ｈ）に示す工程において、ＣＶＤ法に
よってＳｉ０２膜３５が２０００入堆積される。さらに
、このＳｉｎ２膜３５からＮＰＮおよびＰＮＰ トラン
ジスタのエミッタとなる部分（エミッタ開口部）４１お
よび４２が選択的にエッチングされる。これによって、
エミッタ開口部４１、４２と外部ベース取出し電極５つ
、５８が自己整合的に形成可能である。
よってＳｉ０２膜３５が２０００入堆積される。さらに
、このＳｉｎ２膜３５からＮＰＮおよびＰＮＰ トラン
ジスタのエミッタとなる部分（エミッタ開口部）４１お
よび４２が選択的にエッチングされる。これによって、
エミッタ開口部４１、４２と外部ベース取出し電極５つ
、５８が自己整合的に形成可能である。
さらにこの後、第３の多結晶シリコン層が全面に堆積さ
れ、ＰＮＰ トランジスタのエミッタ電極３７、ＮＰＮ
トランジスタのエミッタ電極４０、ＮＭＯＳトランジス
タのソースドレイン取出し電極３９、さらにＰＭＯＳト
ランジスタのソースドレイン取出し電極３８が形成され
る。この場合、ＬＰＣＶＤ法が使用されるが、堆積時の
温度は６００℃以下にするかまたは堆積時のキャリアガ
スとしてＨ２が用いられる。また、膜厚は１０００乃至
４０００λが適当である。
れ、ＰＮＰ トランジスタのエミッタ電極３７、ＮＰＮ
トランジスタのエミッタ電極４０、ＮＭＯＳトランジス
タのソースドレイン取出し電極３９、さらにＰＭＯＳト
ランジスタのソースドレイン取出し電極３８が形成され
る。この場合、ＬＰＣＶＤ法が使用されるが、堆積時の
温度は６００℃以下にするかまたは堆積時のキャリアガ
スとしてＨ２が用いられる。また、膜厚は１０００乃至
４０００λが適当である。
この後、ＰＮＰトランジスタ領域にはＢが、ＮＰＮトラ
ンジスタおよび低抵抗配線として使用される領域にはＡ
ｓが、それぞれ６０ＫｅＶの加速エネルギかつＩＸＩＯ
”／ｃｍ２のドーズ量でイオン注入される。未注入領域
は高抵抗素子あるいはＴＰＴ素子として使用可能である
。また、高抵抗素子を形成しない場合は、スパツタ法に
よって、例えばＭｏＳｉ２等のシリサイドあるいは金属
を前記第３の多結晶シリコン層全面に堆積することも可
能である。
ンジスタおよび低抵抗配線として使用される領域にはＡ
ｓが、それぞれ６０ＫｅＶの加速エネルギかつＩＸＩＯ
”／ｃｍ２のドーズ量でイオン注入される。未注入領域
は高抵抗素子あるいはＴＰＴ素子として使用可能である
。また、高抵抗素子を形成しない場合は、スパツタ法に
よって、例えばＭｏＳｉ２等のシリサイドあるいは金属
を前記第３の多結晶シリコン層全面に堆積することも可
能である。
なお、前記したシリサイドあるいは金属の材料は、Ｍｏ
ＳＷ，Ｔ ｔＳＴａＳＣ ｏのうち、少なくとも１つの
元素によって構成される。
ＳＷ，Ｔ ｔＳＴａＳＣ ｏのうち、少なくとも１つの
元素によって構成される。
この後、通常のＣＶＤ法によってＳｉｎ２、ＢＰＳＧな
どからなる層間絶縁膜４３が形成され、３０分乃至１時
間かつ８００℃乃至９００℃下でのりフローエ程を得た
後、コンタクトホール３６が形成され、ＡＩあるいはＡ
ＩＣｕＳｉ合金、あるいはＴｉ，ＴｉＮ等のバリアメタ
ルの積層構造上にＡＩあるいはＡＩＣｕＳｉ合金層が堆
積され・る。その後、パターニングによって例えばアル
ミニウムからなる配線パターン４７が作成される。
どからなる層間絶縁膜４３が形成され、３０分乃至１時
間かつ８００℃乃至９００℃下でのりフローエ程を得た
後、コンタクトホール３６が形成され、ＡＩあるいはＡ
ＩＣｕＳｉ合金、あるいはＴｉ，ＴｉＮ等のバリアメタ
ルの積層構造上にＡＩあるいはＡＩＣｕＳｉ合金層が堆
積され・る。その後、パターニングによって例えばアル
ミニウムからなる配線パターン４７が作成される。
また、前記リフローエ程の後に、１０００℃乃至１１０
０℃の温度で、５秒乃至６０秒の熱処理を行うことによ
って、エミツタ領域中の不純物濃度を上げることにより
良好なバイポーラトランジスタを形成可能である。
０℃の温度で、５秒乃至６０秒の熱処理を行うことによ
って、エミツタ領域中の不純物濃度を上げることにより
良好なバイポーラトランジスタを形成可能である。
第２図（ａ）は、ＰＭＯＳトランジスタとＮＰＮバイポ
ーラトランジスタを含む従来の半導体装置の平面図であ
り、第２図（ｂ）は、第１図（ａ）乃至（ｈ）の工程に
よって製造された本発明に係る半導体装置の平面図であ
る。図においてＧはＰＭＯＳトランジスタのゲート電極
、Ｄはドレイン、ＢはＮＰＮバイポーラトランジスタの
ベース電極、さらにＥはエミッタ電極である。第２図（
ａ）に示すように、従来の半導体装置においては、製造
上、ゲート電極の中央部から活性領域の境界までに例え
ばａ−７．５（μｍ）程度の余裕が必要である。これに
対して本発明の半導体装置においては、ドレイン取出し
電極とベース取出し電極とが同一の材料で一層で形成で
きるのでこの余裕が不要であり、第２図（ｂ）に示すよ
うに、前記の距離をａ’ −５ （μｍ）まで縮小可能
である。これによって、素子密度が約６７％に削減され
る。したがって、本発明は、第２図（Ｃ）に示すように
、ＰＭＯＳトランジスタのドレイン取出し電極とバイポ
ーラトランジスタのベース取出し電極とが接続される回
路構成の場合において特に有効である。また、本発明の
装置は、ＰＭＯＳトランジスタのドレイン取出し電極と
その拡散層間に発生するドレイン容量Ｃ ａ ｒ ＊
ｉ ｎ及びベースとコレクタとの間の容ｍｃｃ．が従来
の装置に比較して約４０％に削減され、これによって、
回路速度が約１０％増大可能である。さらに、第１図（
ｈ）に示されるように、素子形成後も酸化膜が残ってお
り、オフセット構造としたのでＩＣ歩留りを約２０％向
上させることができる。
ーラトランジスタを含む従来の半導体装置の平面図であ
り、第２図（ｂ）は、第１図（ａ）乃至（ｈ）の工程に
よって製造された本発明に係る半導体装置の平面図であ
る。図においてＧはＰＭＯＳトランジスタのゲート電極
、Ｄはドレイン、ＢはＮＰＮバイポーラトランジスタの
ベース電極、さらにＥはエミッタ電極である。第２図（
ａ）に示すように、従来の半導体装置においては、製造
上、ゲート電極の中央部から活性領域の境界までに例え
ばａ−７．５（μｍ）程度の余裕が必要である。これに
対して本発明の半導体装置においては、ドレイン取出し
電極とベース取出し電極とが同一の材料で一層で形成で
きるのでこの余裕が不要であり、第２図（ｂ）に示すよ
うに、前記の距離をａ’ −５ （μｍ）まで縮小可能
である。これによって、素子密度が約６７％に削減され
る。したがって、本発明は、第２図（Ｃ）に示すように
、ＰＭＯＳトランジスタのドレイン取出し電極とバイポ
ーラトランジスタのベース取出し電極とが接続される回
路構成の場合において特に有効である。また、本発明の
装置は、ＰＭＯＳトランジスタのドレイン取出し電極と
その拡散層間に発生するドレイン容量Ｃ ａ ｒ ＊
ｉ ｎ及びベースとコレクタとの間の容ｍｃｃ．が従来
の装置に比較して約４０％に削減され、これによって、
回路速度が約１０％増大可能である。さらに、第１図（
ｈ）に示されるように、素子形成後も酸化膜が残ってお
り、オフセット構造としたのでＩＣ歩留りを約２０％向
上させることができる。
さらに、第３図に示すように、本発明においては、Ｎ＋
型ではなく、Ｐ＋型多結晶シリコン層を用いているので
、０、３μｍのゲート長を有するＰＭＯＳトランジスタ
の形成が可能となる。
型ではなく、Ｐ＋型多結晶シリコン層を用いているので
、０、３μｍのゲート長を有するＰＭＯＳトランジスタ
の形成が可能となる。
以上述べた実施例から明らかなように本発明は次の特徴
を含む。
を含む。
ＭＯＳトランジスタの電極（ゲート電極及び取出し電極
を含む）およびバイポーラトランジスタのベース取出し
電極に同種類の多結晶シリコンを用いてＭＯＳトランジ
スタについては１回の熱工程を実施するとともに、バイ
ポーラトランジスタについては２回の熱工程を実施する
。
を含む）およびバイポーラトランジスタのベース取出し
電極に同種類の多結晶シリコンを用いてＭＯＳトランジ
スタについては１回の熱工程を実施するとともに、バイ
ポーラトランジスタについては２回の熱工程を実施する
。
ベース取出し電極とエミッタ取出し電極のための開口部
とがセルファライン構造を具備する。
とがセルファライン構造を具備する。
ゲート電極およびベース取出し７［［がシリサイドまた
は金属と多結晶シリコンとの積層構造を具備する。
は金属と多結晶シリコンとの積層構造を具備する。
エミッタ取出し電極が、シリサイドまたは金属と多結晶
シリコンとの積層構造を具備する。
シリコンとの積層構造を具備する。
前記シリサイドあるいは金属は、ＭＯ、Ｗ１ＴｉＳＴａ
ＳＣｏからなる群から選択された少なくとも１つの元素
によって構成される。
ＳＣｏからなる群から選択された少なくとも１つの元素
によって構成される。
バイポーラトランジスタの外部ベース領域は、外部ベー
ス取出し電極の濃度と内部ベース領域の濃度の中間の濃
度を具備する。
ス取出し電極の濃度と内部ベース領域の濃度の中間の濃
度を具備する。
ＭＯＳトランジスタのソースドレイン取出し電極とゲー
ト電極とが同一層で形成されている。
ト電極とが同一層で形成されている。
低抵抗領域となるＮ＋型またはＰ＋型のソース領域ある
いはドレイン領域がエミツタと同様に第３の多結晶シリ
コン層からの不純物拡散によって形成される。
いはドレイン領域がエミツタと同様に第３の多結晶シリ
コン層からの不純物拡散によって形成される。
ＮＰＮバイポーラトランジスタのＮウエル領域とＰＭＯ
ＳトランジスタのＮウエル領域の濃度が実質的に同一で
ある。
ＳトランジスタのＮウエル領域の濃度が実質的に同一で
ある。
ＰＮＰバイポーラトランジスタのＰウエル領域とＮＭＯ
ＳトランジスタのＮウエル領域の濃度が実質的に同一で
ある。
ＳトランジスタのＮウエル領域の濃度が実質的に同一で
ある。
第１多結晶シリコン層の厚さは５００入以下である。
第２多結晶シリコン層の厚さは１０００人以上である。
第１多結晶シリコン層は６１０℃以上の温度で形成され
、かつ第２多結晶シリコン層は６００℃以下の温度で形
成される。
、かつ第２多結晶シリコン層は６００℃以下の温度で形
成される。
第２多結晶シリコン層の形成時に、ＳｉＨ４のキャリア
ガスにＨ２を使用可能である。
ガスにＨ２を使用可能である。
エミッタとなる第３多結晶シリコン層を形成する工程に
おいてＳｉｎ．のキャリアガスにＨ２を使用可能である
。
おいてＳｉｎ．のキャリアガスにＨ２を使用可能である
。
エミッタとなる第３多結晶シリコン層を堆積する工程に
おいて６００℃以下の温度で堆積する。
おいて６００℃以下の温度で堆積する。
エミッタとなる第３多結晶シリコン層を高抵抗素子ある
いはＴＰＴ素子あるいは低抵抗配線材料と同時に形成す
る。
いはＴＰＴ素子あるいは低抵抗配線材料と同時に形成す
る。
第３多結晶シリコン層によってバイポーラトランジスタ
のエミッタ電極及びＭＯＳトランジスタのソースドレイ
ン取出し電極が形成される。
のエミッタ電極及びＭＯＳトランジスタのソースドレイ
ン取出し電極が形成される。
ＰＮＰバイポーラトランジスタの下部に高濃度の埋め込
みＰ＋型領域が形成され、この領域と埋め込みＮ＋型領
域との間に低濃度のＰ型領域が存在する。
みＰ＋型領域が形成され、この領域と埋め込みＮ＋型領
域との間に低濃度のＰ型領域が存在する。
動作時に少なくとも１つのＭＯＳトランジスタにかかる
電圧の最大値は３．５Ｖ以下である。
電圧の最大値は３．５Ｖ以下である。
さらに、以上述べた実施例によって従来、１ｋΩ程度で
あった外部ベースコンタクト抵抗を２０Ω以下にするこ
とが可能であり、かつ、１ｋΩ程度あったエミッタ抵抗
を２０Ωにすることが可能である。また、従来、１０Ｇ
Ｈｚの最大閾値ｆ Ｔｓａｍを有するＮＰＮバイポーラ
トランジスタの特性を１５ＧＨｚ以上にすることが可能
である。
あった外部ベースコンタクト抵抗を２０Ω以下にするこ
とが可能であり、かつ、１ｋΩ程度あったエミッタ抵抗
を２０Ωにすることが可能である。また、従来、１０Ｇ
Ｈｚの最大閾値ｆ Ｔｓａｍを有するＮＰＮバイポーラ
トランジスタの特性を１５ＧＨｚ以上にすることが可能
である。
さらに、ＮＰＮトランジスタのパターン領域を１／１０
以下に縮小可能であるとともに、同特性のバイポーラト
ランジスタの形成に必要な工程数を１７１０以下に削減
することが可能である。
以下に縮小可能であるとともに、同特性のバイポーラト
ランジスタの形成に必要な工程数を１７１０以下に削減
することが可能である。
［発明の効果］
以上述べたように、本発明の半導体装置によれば、ＭＯ
Ｓトランジスタの電極とバイポーラトランジスタのベー
ス取出し電極を同種類の材料で形成してＭＯＳトランジ
スタについては１回の熱工程を施しバイポーラトランジ
スタについては２回の熱工程を施すことによって前記し
たショートチャネル効果及びベース抵抗が増大すること
をなくした高性能な半導体装置を提供することかできる
。
Ｓトランジスタの電極とバイポーラトランジスタのベー
ス取出し電極を同種類の材料で形成してＭＯＳトランジ
スタについては１回の熱工程を施しバイポーラトランジ
スタについては２回の熱工程を施すことによって前記し
たショートチャネル効果及びベース抵抗が増大すること
をなくした高性能な半導体装置を提供することかできる
。
さらに、本発明の半導体装置の製造方法によれば、ＭＯ
Ｓトランジスタの電極とバイポーラトランジスタのベー
ス取出し電極を同種類の材料で形成してＭＯＳトランジ
スタについては１回の熱工程を施しバイポーラトランジ
スタについては２回の熱工程を施すことによって前記し
たショートチャネル効果及びベース抵抗が増大すること
をなくした高性能な半導体装置の製造方法を提供するこ
とができる。
Ｓトランジスタの電極とバイポーラトランジスタのベー
ス取出し電極を同種類の材料で形成してＭＯＳトランジ
スタについては１回の熱工程を施しバイポーラトランジ
スタについては２回の熱工程を施すことによって前記し
たショートチャネル効果及びベース抵抗が増大すること
をなくした高性能な半導体装置の製造方法を提供するこ
とができる。
第１図（ａ）乃至（ｈ）は、本発明の半導体装置を製造
する工程を示す断面図であり、第２図（ａ）乃至（ｃ）
は、本発明の半導体装置の効果を説明するための図であ
り、第３図は、従来の半導体装置と本発明の半導体装置
のゲート長を比較した特性図である。 ８・・・高濃度埋め込みＰ型領域、９・・・低濃度埋め
込みＰ型領域、１０・・・シリコン半導体基板、１１・
・・絶縁膜、１２・・・開口部、１３・・・埋め込みコ
レクタ層、１４・・・Ｎ型エビタキシャル層、１５・・
・Ｎ型ウェル領域、１６・・・Ｐ型ウエル領域、１７・
・・フィールド酸化膜、１８・・・イオン注入領域、１
つ・・・ダミーゲート酸化膜、２０、２１・・・チャネ
ルイオン注入領域、２２・・・Ｎ＋型イオン注入領域、
２３・・・ゲート酸化膜、２４・・・第１多結晶シリコ
ン層、２５・・・Ｐ＋型ソース領域、２６・・・Ｐ＋型
ドレイン領域、２７・・・外部ベース領域、２８・・・
Ｎ＋型ソース領域、２９・・・Ｎ＋型ソース領域、３０
・・・Ｓｉ０２膜、３３・・・後酸化膜、３４・・・Ｎ
ＰＮバイポーラトランジスタの内部ベース領域、３５・
・・Ｓ ｉ ０ ２ 膜、３ ６−・・コンタクトホー
ル、３７・・・ＰＮＰバイポーラトランジスタのエミッ
タ、３８・・・ＰＭＯＳトランジスタのソースドレイン
取出し電極、３９・・・ＰＭＯＳトランジスタのソース
ドレイン取出し電極、４０・・・ＮＰＮバイポーラトラ
ンジスタのエミッタ、４１・・・ＮＰＮバイポーラトラ
ンジスタのエミッタとなる領域、４２・・・Ｐ Ｎ Ｐ
／＜イボーラトランジスタのエミッタとなる領域、４
３・・・層間絶縁膜、４７・・・アルミニウム配線、５
１・・・ＰＮＰバイポーラトランジスタのシャローペー
ス、５２・・・ＮＰＮバイポーラトランジスタのシャロ
ーベース、５３・・・ディープＰ＋型領域、５４・・・
ＮＰＮバイポーラトランジスタ、ＰＮＰバイポーラトラ
ンジスタの外部ベース電極コンタクト、およびＮＭＯＳ
ＳＰＭＯＳ トランジスタのソースドレイン電極コンタ
クト、５５・・・第２多結晶シリコンＪＷ、５６−・・
シリサイド、５７・・・ＰＮＰバイポーラトランジスタ
の外部ベース領域、５８・・・ＰＮＰバイポーラトラン
ジスタの外部ベース取出し電極、５つ・・・ＮＰＮバイ
ポーラトランジスタの外部ベース取出し電極、６０・・
・ＮＭＯＳトランジスタのソースドレイン取出し電極、
６１・・・ＰＭＯＳトランジスタのソースドレイン取出
し電極、６２・・・ＰＭＯＳ トランジスタのソース取
出し領域、６３・・・ＮＭＯＳトランジスタのソース取
出し領域、６４・・・ＰＮＰバイポーラトランジスタの
内部ベース領域。
する工程を示す断面図であり、第２図（ａ）乃至（ｃ）
は、本発明の半導体装置の効果を説明するための図であ
り、第３図は、従来の半導体装置と本発明の半導体装置
のゲート長を比較した特性図である。 ８・・・高濃度埋め込みＰ型領域、９・・・低濃度埋め
込みＰ型領域、１０・・・シリコン半導体基板、１１・
・・絶縁膜、１２・・・開口部、１３・・・埋め込みコ
レクタ層、１４・・・Ｎ型エビタキシャル層、１５・・
・Ｎ型ウェル領域、１６・・・Ｐ型ウエル領域、１７・
・・フィールド酸化膜、１８・・・イオン注入領域、１
つ・・・ダミーゲート酸化膜、２０、２１・・・チャネ
ルイオン注入領域、２２・・・Ｎ＋型イオン注入領域、
２３・・・ゲート酸化膜、２４・・・第１多結晶シリコ
ン層、２５・・・Ｐ＋型ソース領域、２６・・・Ｐ＋型
ドレイン領域、２７・・・外部ベース領域、２８・・・
Ｎ＋型ソース領域、２９・・・Ｎ＋型ソース領域、３０
・・・Ｓｉ０２膜、３３・・・後酸化膜、３４・・・Ｎ
ＰＮバイポーラトランジスタの内部ベース領域、３５・
・・Ｓ ｉ ０ ２ 膜、３ ６−・・コンタクトホー
ル、３７・・・ＰＮＰバイポーラトランジスタのエミッ
タ、３８・・・ＰＭＯＳトランジスタのソースドレイン
取出し電極、３９・・・ＰＭＯＳトランジスタのソース
ドレイン取出し電極、４０・・・ＮＰＮバイポーラトラ
ンジスタのエミッタ、４１・・・ＮＰＮバイポーラトラ
ンジスタのエミッタとなる領域、４２・・・Ｐ Ｎ Ｐ
／＜イボーラトランジスタのエミッタとなる領域、４
３・・・層間絶縁膜、４７・・・アルミニウム配線、５
１・・・ＰＮＰバイポーラトランジスタのシャローペー
ス、５２・・・ＮＰＮバイポーラトランジスタのシャロ
ーベース、５３・・・ディープＰ＋型領域、５４・・・
ＮＰＮバイポーラトランジスタ、ＰＮＰバイポーラトラ
ンジスタの外部ベース電極コンタクト、およびＮＭＯＳ
ＳＰＭＯＳ トランジスタのソースドレイン電極コンタ
クト、５５・・・第２多結晶シリコンＪＷ、５６−・・
シリサイド、５７・・・ＰＮＰバイポーラトランジスタ
の外部ベース領域、５８・・・ＰＮＰバイポーラトラン
ジスタの外部ベース取出し電極、５つ・・・ＮＰＮバイ
ポーラトランジスタの外部ベース取出し電極、６０・・
・ＮＭＯＳトランジスタのソースドレイン取出し電極、
６１・・・ＰＭＯＳトランジスタのソースドレイン取出
し電極、６２・・・ＰＭＯＳ トランジスタのソース取
出し領域、６３・・・ＮＭＯＳトランジスタのソース取
出し領域、６４・・・ＰＮＰバイポーラトランジスタの
内部ベース領域。
Claims (4)
- （１）半導体基板と、この半導体基板上に形成されたバ
イポーラトランジスタと、前記半導体基板上に形成され
たＭＯＳトランジスタとを具備し、前記バイポーラトラ
ンジスタのベース取出し電極と前記ＭＯＳトランジスタ
の電極が、同種類の不純物を含む同一層からなることを
特徴とする半導体装置。 - （２）半導体基板と、この半導体基板上に形成されたＮ
ＰＮバイポーラトランジスタと、前記半導体基板上に形
成されたＰＭＯＳトランジスタとを具備し、前記ＮＰＮ
バイポーラトランジスタのベース取出し電極と、前記Ｐ
ＭＯＳトランジスタの電極とが、Ｐ型の不純物を含む同
一の多結晶シリコン層からなることを特徴とする半導体
装置。 - （３）半導体基板と、この半導体基板上に形成されたＰ
ＮＰバイポーラトランジスタと、前記半導体基板上に形
成されたＮＭＯＳトランジスタとを具備し、前記ＰＮＰ
バイポーラトランジスタのベース取出し電極と前記ＮＭ
ＯＳトランジスタの電極とが、Ｎ型の不純物を含む同一
の多結晶シリコン層からなることを特徴とする半導体装
置。 - （４）半導体基板上にゲート酸化膜を形成する工程と、
このゲート酸化膜を選択的に除去する工程と、前記半導
体基板上に多結晶シリコン層を形成する工程と、この多
結晶シリコン層のバイポーラトランジスタのベース取出
し電極が形成される領域と、ＭＯＳトランジスタの電極
が形成される領域とに同種類の第１不純物を注入する工
程と、熱処理し外部ベース領域を形成する工程と、前記
半導体基板の前記ＭＯＳトランジスタのソースとドレイ
ンが形成される領域に第２不純物を注入する工程とを具
備する半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP2083909A JPH0348457A (ja) | 1989-04-14 | 1990-03-30 | 半導体装置およびその製造方法 |
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| JP1-94884 | 1989-04-14 | ||
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2678429A1 (fr) * | 1991-06-27 | 1992-12-31 | Samsung Electronics Co Ltd | Dispositif bicmos et procede de fabrication correspondant. |
| DE4230858A1 (de) * | 1992-02-17 | 1993-08-19 | Mitsubishi Electric Corp | C-bicmos-halbleitervorrichtung und herstellungsverfahren |
| JPH0897226A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | Ｐｎｐトランジスタ、半導体集積回路、半導体装置の製造方法及び半導体集積回路の製造方法 |
| JPH08204044A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 半導体装置及びその製造方法 |
| KR100286085B1 (ko) * | 1992-12-14 | 2001-05-02 | 이데이 노부유끼 | 바이폴라형 반도체장치 및 그 제조방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3282172B2 (ja) * | 1994-07-29 | 2002-05-13 | ソニー株式会社 | ＢｉＭＯＳ半導体装置の製造方法 |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP0486134B1 (en) * | 1990-11-14 | 1997-06-18 | Samsung Semiconductor, Inc. | A biCMOS process with low base recombination current bipolar transistors |
| US5371023A (en) * | 1991-06-11 | 1994-12-06 | Hitachi, Ltd. | Gate circuit, semiconductor integrated circuit device and method of fabrication thereof, semiconductor memory and microprocessor |
| US5302534A (en) * | 1992-03-02 | 1994-04-12 | Motorola, Inc. | Forming a vertical PNP transistor |
| US5225365A (en) * | 1992-03-30 | 1993-07-06 | Motorola, Inc. | Method of making a substantially planar semiconductor surface |
| US5407841A (en) * | 1992-10-30 | 1995-04-18 | Hughes Aircraft Company | CBiCMOS fabrication method using sacrificial gate poly |
| US5439833A (en) * | 1994-03-15 | 1995-08-08 | National Semiconductor Corp. | Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance |
| EP0681319B1 (en) * | 1994-04-15 | 2002-10-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6004840A (en) * | 1994-04-15 | 1999-12-21 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device comprising a MOS portion and a bipolar portion |
| US5470766A (en) * | 1994-06-06 | 1995-11-28 | Integrated Devices Technology, Inc. | Efficient method for fabricating optimal BiCMOS N-wells for bipolar and field effect transistors |
| JP4397061B2 (ja) * | 1998-09-03 | 2010-01-13 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6461925B1 (en) * | 2000-03-30 | 2002-10-08 | Motorola, Inc. | Method of manufacturing a heterojunction BiCMOS integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239856A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162359A (en) * | 1981-03-30 | 1982-10-06 | Toshiba Corp | Semiconductor device |
| JPS59177960A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4637125A (en) * | 1983-09-22 | 1987-01-20 | Kabushiki Kaisha Toshiba | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
| GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
| US4764480A (en) * | 1985-04-01 | 1988-08-16 | National Semiconductor Corporation | Process for making high performance CMOS and bipolar integrated devices on one substrate with reduced cell size |
| JPS61287159A (ja) * | 1985-06-13 | 1986-12-17 | Oki Electric Ind Co Ltd | Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法 |
| US4922318A (en) * | 1985-09-18 | 1990-05-01 | Advanced Micro Devices, Inc. | Bipolar and MOS devices fabricated on same integrated circuit substrate |
| JPH0624313B2 (ja) * | 1985-11-21 | 1994-03-30 | 日本電気株式会社 | スイツチトキヤパシタ回路 |
| JPS62207111A (ja) * | 1986-03-05 | 1987-09-11 | 株式会社東芝 | 絶縁スペ−サ |
| JPS62213151A (ja) * | 1986-03-13 | 1987-09-19 | Seiko Epson Corp | 半導体素子 |
| JPS62240196A (ja) * | 1986-04-10 | 1987-10-20 | Nippon Steel Corp | 低水素系被覆ア−ク溶接棒 |
| US4902640A (en) * | 1987-04-17 | 1990-02-20 | Tektronix, Inc. | High speed double polycide bipolar/CMOS integrated circuit process |
| US4774204A (en) * | 1987-06-02 | 1988-09-27 | Texas Instruments Incorporated | Method for forming self-aligned emitters and bases and source/drains in an integrated circuit |
| JPS63304657A (ja) * | 1987-06-04 | 1988-12-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
| JPH0676553A (ja) * | 1992-06-29 | 1994-03-18 | Sony Corp | 電子機器 |
| JPH06117112A (ja) * | 1992-10-06 | 1994-04-26 | Ishii Glass Kogyo:Yugen | 建築物の外装板材の取付方法 |
-
1990
- 1990-03-30 JP JP2083909A patent/JPH0348457A/ja active Pending
- 1990-08-22 US US07/572,136 patent/US5091322A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239856A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2678429A1 (fr) * | 1991-06-27 | 1992-12-31 | Samsung Electronics Co Ltd | Dispositif bicmos et procede de fabrication correspondant. |
| DE4230858A1 (de) * | 1992-02-17 | 1993-08-19 | Mitsubishi Electric Corp | C-bicmos-halbleitervorrichtung und herstellungsverfahren |
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| US5319234A (en) * | 1992-02-17 | 1994-06-07 | Mitsubishi Denki Kabushiki Kaisha | C-BiCMOS semiconductor device |
| KR100286085B1 (ko) * | 1992-12-14 | 2001-05-02 | 이데이 노부유끼 | 바이폴라형 반도체장치 및 그 제조방법 |
| JPH0897226A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | Ｐｎｐトランジスタ、半導体集積回路、半導体装置の製造方法及び半導体集積回路の製造方法 |
| JPH08204044A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
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