JPH01156834A - チェック回路の診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野１ 本発明は情報処理装置における記憶装置に係り、特に誤
りをチェックする回路の診断方式に関する。

【従来の技術１ 情報処理装置の記憶装置には、記憶素子（以下メモリと
称す）またはデータ転送経路に障害が発生した場合、該
障害によるデータの誤りを検出あるいは訂正するために
パリティチェックやＥＣＣ（Ｅｒｒｏｒ　Ｃｏｒｒｅｃ
ｔｉｎｇ　Ｃｏｄｅ）を用いるのか一般的である。これ
らの方式においては、データ書込時に、書込データより
生成した検査情報をデータとともにメモリに書込み、読
出時に誤り検出または誤り検出訂正を行ない、記憶装置
の信頼を高めるようにしている。 第３図は、パリティチェック方式による誤り検出回路を
持つ記憶装置の構成例を示したものである。同図におい
て、５はパリティジェネレータ、６はパリティビット、
８はメモリ、９はパリティチエッカ−１１０は書込デー
タ、１１は読出データ、１２は課り検出信号である。 書込時には、書込データ１０をもとにパリティジェネレ
ータ５により生成されたパリティビット６が検査情報と
して書込データ１０とともにメモリ８に書込まれる。読
出時にはパリティチエッカ−９により１ビット誤りのチ
ェックを行なう。なお、パリティとは、データに含まれ
る“ｌ”の個数を反映したもので、データとパリティビ
ット６に含まれる“ｌ”の数が奇数になるようにパリテ
ィビット６を生成、チェックする場合を奇数パリティ方
式と呼ぶ。偶数パリティ方式についても同様である。 第３図に示されたようなパリティチェック方式を用いた
記憶装置において、メモリ８の誤りは、アルファ線障害
などごく稀にしか起こらない。そこでチェック回路自身
を診断するためには、誤ったデータあるいは検査情報を
チェック回路に入力して、疑似的に誤りを発生する手段
が必要である。パリティ方式に比べ、より信頼性の高い
ＥＣＣ方式においても同様に、誤り検出および訂正回路
を診断するためには、誤ったデータあるいは検査情報を
誤り検出訂正回路に入力する必要がある。 従来装葦における上記誤り検出回路あるいは誤り検出訂
正回路の診断方法としては、特開昭５７−１４６３４９
号に記載のように、誤ったデータ１０あるいは検査情報
をメモリ８に書込む診断用ライト命令なＣＰＵ　（中央
処置装置）に設ける方法がある。 第４図にこの方法を実行するための構成を示す。 同図において、４は検査情報変更指令信号、７は検査情
報変更回路、１３はＣＰＵ　（中央処理装ｆｉ）、１７
は検査情報生成回路、１８はチェック回路、　１９は検
査情報信号である。ＣＰ　Ｕ　１３が診断用ライト命令
を実行すると検査情報変更指令信号４が出力され、書込
データ１０より検査情報生成回路１７で生成された検査
情報は検査情報変更回路７により灯った検査情報に変更
され、メモリ８に書込まれる。上述の診断用ライト命令
で書込まれたアドレスを読出すと、メモリ８からは誤っ
た検査情報が読出され、チェック回路１８には誤った検
査情報が入力されるのでチェック回路１８の動作を診断
することができる。なお、パリティ方式の場合では、検
査情報生成回路１７がパリティジェネレータ５に、チェ
ック回路１８がパリティチエッカ−９にそれぞれ相当す
る。 また、特開昭６１−２３２４２号には、データを記憶す
るメモリ８に与えるアドレスとは異なったアドレスを、
検査情報を記憶するメモリに与える手段を設けることに
より、チェック回路１８の検査を行なう方法が記載され
ている。第５図にこの方法を実行するための構成を示し
、第６図にその動作説明に供する説明図を示す。第５図
において、データを記憶するデータメモリ１６には、Ｃ
Ｐ　Ｕ　１３の出力するアドレス線のＡＯ〜Ａ９が接続
され、検査情報を記憶する検査情報メモリ１５には、Ｃ
Ｐ　Ｕ　１３の出力するアドレス線のＡＯ〜Ａ８および
、オアゲート１４によりＡ９とＡＩＯの論理和をとつだ
信号が接続されている。 第６図は、第５図の回路におけるメモリマツプを示した
ものである。上記回路では第６図のＡおよびＢで示され
るアドレス領域が通常の記憶アドレスとして割当てられ
る。同図においてＡおよびＢて示されるアドレス領域の
メモリはそれぞれＡ′およびＢ′で示されるイメージ領
域からも読み書きを行なうことができる。すなわち、同
図（ａ）はデータメモリ１６のメモリマツプの例であり
、４００Ｈ（Ｈは１６進数を示す）番地おきに同じメモ
リ番地がイメージとして割当てられることを示している
。同図（ｂ）は検査情報メモリ１５のメモリマツプの例
であるが、第５図で示したように検査情報メモリ１６に
与えられるアドレスはデータメモリ１６に与えられるア
ドレスとは異なるため、４０旧１〜５ＦＦＨ番地にイメ
ージとして割当てられるメモリ番地が、データメモリ１
６のメモリマツプとは異なることを示している。従って
、０番地にデータおよびその検査情報の書込を行なった
後、４００８番地に先のデータとは検査情報が異なるデ
ータおよび検査情報を書込むと、メモリアドレス０番地
のデータは更新されるが、該番地の検査情報は更新され
ない。従って、このような書込を行なった後に該アドレ
スからの読出を行なえば、誤った検査情報をチェック回
路に入力でき、チェック回路の診断が実施できる。 【発明が解決しようとする問題点】 第４図に示した従来例は、診断用ライト命令によって任
意のアドレスに誤った検査情報を簡単に書込むことがで
きるため、診断用ライト命令とリード命令の二つの命令
を実行するだけでチェック回路７の診断が行なえるとい
う点で優れている。しかしながら、ＣＰＵ１３に特殊な
命令を設ける必要があり、汎用のマイクロプロセッサな
ＣＰＵ１３として使用した情報処理装置では実施するこ
とができない。 また、第５図に示した従来例では、簡単なハードウェア
で誤った検査情報をメモリ８に書込めるという点で優れ
ているが、データメモリ１６と検査情報メモリ１５を個
別の素子で構成する必要があり、メモリ素子数低減のた
めにデータと検査情報を同一メモリ素子に記憶すること
はできないという問題がある。 本発明の目的は、上記従来技術の問題点を解決し、記憶
装置の誤り検出および誤り検出訂正回路の診断を容易に
行なうことができるチェック回路の診断方式を提供する
ことにある。 ［問題点を解決するための手段１ 上記目的を達成するために、本発明は、データに検査情
報を付加してメモリに書込み、該メモリから読出された
データの誤りをチェックするチェック回路の診断方式で
あって、上記メモリに割当てられたアドレス領域以外の
アドレス領域を診断用アドレス領域として設け、該診断
用アドレスをデコードしたデコード出力に応答して、上
記メモリの書込時または読出時に上記データおよび検査
情報の一方を誤った値に変更し、該変更後のデータおよ
び検査情報を上記チェック回路に入力して上記チェック
回路の診断を行なうようにしたものである。 本方式を実施するための回路構成としては、誤り検出あ
るいは誤り検出訂正を行なう記憶装置において、通常の
記憶番地であるかどうかを判定するアドレスデコード回
路と、検査情報を変更する回路とを付加することによっ
て上記目的は達成される。 【作用］ 上記記憶装置には通常の記憶対象となる通常アドレス領
域と、検査情報を誤った情報に変更して書込を行なう診
断用アドレス領域が割当てられる。アドレスデコード回
路は、記憶装置に対してデータ書込が行なわれた際、書
込アドレスをデコードし、通常アドレス領域か診断用ア
ドレス領域かを判定する。診断用アドレス領域に対する
書込であった場合には、上記アドレスデコード回路から
検査情報変更指令信号４が出力され、検査情報変更回路
７は該指令信号に従い検査情報を変更するので、誤った
検査情報がデータとともにメモリ８に書込まれる。 上述の方法で書込まれたデータを、通常アドレス領域で
読出せば、誤った検査情報がメモリ８から読出されるた
め、チェック回路１８の診断ができる。 上記記憶装置へのデータ書込は通常通りに行ない、読出
時に診断用アドレスを用いて検査情報を変更するように
してもよい。また、検査情報てはなくデータの方を変更
してもよい。 【実施例１ 〈第１実施例〉 本発明の第１実施例を第１図と第２図により説明する。 第２図は、記憶装置に割当てられたアドレス領域を示し
ている。第１図は本発明を実施するための記憶装置の構
成図であり、２がアドレスデコード回路、３がメモリ選
択信号である。その他、第３図および第４図に示したブ
ロックと同様の機能を有するブロックには同一の符号を
付しである。 第２図に示すように記憶装置には００００　Ｈ〜０７　
Ｆ　Ｆ　１１のアドレス領域が割当てられており、この
うち００００１１〜０３ＦＦＦ１１が通常アドレス領域
、０４０００１〜０７　Ｆ　Ｆ　Ｆ　Ｉ＋がチェック回
路診断用領域である。 第１図において、パリティジェネレータ５は書込データ
ＩＯより検査情報としてパリティビット６を生成する。 書込が診断用領域に対して行なわれた場合は、アドレス
領域以外２から検査情報変更指令信号４か出力され、前
述のパリティビット６は検査情報変更回路７により反転
され、誤った値を示すことになる０反転されたパリティ
ビット６は、書込データ１０とともにメモリ８に書込ま
れる。メモリ８に入力されているアドレス信号ｌはＡＯ
〜Ａ１３の１４ビツトであるので診断用領域への書込を
行なった場合、実際には４０００Ｈを引いたメモリアド
レスすなわち通常アドレス領域に書込まれる。 上述の記憶装置において、パリティチエッカ−９のチェ
ックを行なうためには、診断用領域内の任意のアドレス
に書込を行なった後、該アドレスから４００ＤＨを引い
たアドレスの読出を行なえばよい。読出を行なった際、
誤り検出信号１２が出力されれば、パリティジェネレー
タ５、検査情報変更回路７、パリティチエッカ−９は正
常であると判定することができる。 〈第２実施例〉 第７図に、本発明の他の実施例を示す。本実施例では、
メモリには常に正しいパリティビットな書込み、診断用
領域から読出を行なった際に、読出したパリティビット
を検査情報変更回路７により反転し、パリティチエッカ
−９に入力する。そのために、検査情報変更回路７をメ
モリ８の前段から後段に移している。本実施例における
構成においては、メモリ８の書込時ではなく読出時に診
断用領域のアドレスを用いる以外、第１実施例で述べた
方法と同じ方法で、パリティジェネレータ５、検査情報
変更回路７．パリティチエッカ−９の診断を行なうこと
ができる。 〈変形例〉 以上の実施例では、パリティ方式の誤り検出を行なう記
憶装置を例として挙げたが、ＥＣＣ方式により誤りの検
出訂正を行なう記憶装置についても同様に実施すること
ができる。また検査情報ではなく、データの方を変更す
るようにしてもよい。 なお、本発明では１診断用領域としてのアドレス領域が
必要であるが、近年のマイクロプロセッサ等では、その
アドレス空間が数Ｍ〜数ＧＢと非常に広いため、問題と
はならない。 ［発明の効果］ 本発明によれば、記憶装置に用いるメモリ素子の構成に
制限されることなく、またＣＰＵに特殊な命令を設ける
ことなく、誤り検出あるいは誤り検出訂正回路の診断を
容易に行なえる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図に示した一実施例でのメモリマツプ、第３
図は誤り検出回路を持つ記憶装置の構成を示すブロック
図、第４図および第５図は従来の装置の構成を示すブロ
ック図、６第６図は第５図に示した従来例でのメモリマ
ツプ、第７図は本発明の他の実施例の構成を示すブロッ
ク図である。 １・・・アドレス信号 ２・・・アドレスデコーダ ４・・・検査情報変更指令信号 ５・・・パリティジェネレータ ７・・・検査情報変更回路 ８・・・メモリ ９…パリティチエッカ− １０・・・書込データ １１・・・読出データ １２・・・誤り検出信号

Claims (1)

【特許請求の範囲】
1. 　１．データに検査情報を付加してメモリに書込み、該
   メモリから読出されたデータの誤りをチェックするチェ
   ック回路の診断方式であって、 　上記メモリに割当てられたアドレス領域以外のアドレ
   ス領域を診断用アドレス領域として設け、該診断用アド
   レスをデコードしたデコード出力に応答して、上記メモ
   リの書込時または読出時に上記データおよび検査情報の
   一方を誤った値に変更し、該変更後のデータおよび検査
   情報を上記チェック回路に入力して上記チェック回路の
   診断を行なうことを特徴とするチェック回路の診断方式
   。