JPS60200352A - メモリ装置診断方式 - Google Patents
メモリ装置診断方式Info
- Publication number
- JPS60200352A JPS60200352A JP59055912A JP5591284A JPS60200352A JP S60200352 A JPS60200352 A JP S60200352A JP 59055912 A JP59055912 A JP 59055912A JP 5591284 A JP5591284 A JP 5591284A JP S60200352 A JPS60200352 A JP S60200352A
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- JP
- Japan
- Prior art keywords
- data
- memory
- error
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- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2736—Tester hardware, i.e. output processing circuits using a dedicated service processor for test
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、計算機システムのバッファメモリのメモリ素
子の故障を指摘するメモリ装置診断方式に関する。
子の故障を指摘するメモリ装置診断方式に関する。
従来技術と問題点
計算機システムでは中央処理装置（ＣＰ Ｕ）が主記憶
装置からフェッチしたデータをバッファメモリに蓄え、
以後のフェッチ時に所要データがバッファメモリにあれ
ばそれより取り込むという方法をとるが、か＼るバッフ
ァメモリが正常であるか否か、メモリ素子に故障が生じ
ていないか、を常にチェックする必要がある。従来、こ
の種のメモリの診断方式は、バッファメモリはＥＣＣ機
構を備えておらず読出しデータにパリティエラーが検出
されても誤りはバイト単位でしか指摘できないので、主
記憶から正しいデータを読み出し、誤りデータとビット
レベルで比較することにより故障メモリ素子の指摘を行
うというものである。以下に手順を示す。
装置からフェッチしたデータをバッファメモリに蓄え、
以後のフェッチ時に所要データがバッファメモリにあれ
ばそれより取り込むという方法をとるが、か＼るバッフ
ァメモリが正常であるか否か、メモリ素子に故障が生じ
ていないか、を常にチェックする必要がある。従来、こ
の種のメモリの診断方式は、バッファメモリはＥＣＣ機
構を備えておらず読出しデータにパリティエラーが検出
されても誤りはバイト単位でしか指摘できないので、主
記憶から正しいデータを読み出し、誤りデータとビット
レベルで比較することにより故障メモリ素子の指摘を行
うというものである。以下に手順を示す。
■誤りデータとそのアドレスと連想記憶番号をＣＰＵ内
に保持する。
に保持する。
■命令制御部が、誤りのあった読出しデータと同一のデ
ータを改めて主記憶にとりにいくリトライ （Ｒｅｔｒ
ｙ ；再試行）シーケンスを行う。このとき、リトライ
中に行う読出しをリトライフェッチという。
ータを改めて主記憶にとりにいくリトライ （Ｒｅｔｒ
ｙ ；再試行）シーケンスを行う。このとき、リトライ
中に行う読出しをリトライフェッチという。
■誤りデータのアドレスと、リトライフェッチアドレス
のマツチ（一致）を見る。
のマツチ（一致）を見る。
■マツチを検出したら、リトライフェッチした正解デー
タをレジスタに保持し、スキャンアウト機能により、誤
りデータ、正解データ、連想記憶番号をスキャンアウト
する。
タをレジスタに保持し、スキャンアウト機能により、誤
りデータ、正解データ、連想記憶番号をスキャンアウト
する。
■誤りデータと正解データをビットレベルで比較し、そ
の不一致のビット及び連想記憶番号からバッファメモリ
のどのメモリ素子に故障があったかを知り、これを指摘
（表示）する。
の不一致のビット及び連想記憶番号からバッファメモリ
のどのメモリ素子に故障があったかを知り、これを指摘
（表示）する。
しかしながらこの方式では、ＣＰＵにアドレスのマツチ
検出回路や正解データ情報解析回路など複雑なハードウ
ェアが必要であり、またリトライシーケンスで誤りデー
タに対応する正解データがフェッチされる確率は１００
％でなく、メモリ装置診断が不確実であるという問題が
ある。
検出回路や正解データ情報解析回路など複雑なハードウ
ェアが必要であり、またリトライシーケンスで誤りデー
タに対応する正解データがフェッチされる確率は１００
％でなく、メモリ装置診断が不確実であるという問題が
ある。
発明の目的
本発明は、上述の従来技術の欠点を除去し、中央処理装
置の構成を簡素化でき、メモリ装置診断を確実化、効率
化しようとするものである。
置の構成を簡素化でき、メモリ装置診断を確実化、効率
化しようとするものである。
発明の構成
本発明は、バッファメモリから読み出したデータに誤り
のあることが検出されたとき、正しいデータを有する主
記憶装置から誤ったデータに対応する正しいデータを読
み出し、これらのデータをビットレベルで比較してバッ
ファメモリの故障メモリ素子を指摘するメモリ装置診断
方式において、読出したデータに誤りのあることが検出
されたときその誤りデータと、誤りデータのアドレスと
、該バッファメモリの連想記憶番号を中央処理装置内に
保持し、誤りデータのアドレスと、誤りデータ及び連想
記憶番号をスキャンアラ１−によりサービスプロセッサ
に通知しくＥＲＤＲ，ＥＲＡＲ。
のあることが検出されたとき、正しいデータを有する主
記憶装置から誤ったデータに対応する正しいデータを読
み出し、これらのデータをビットレベルで比較してバッ
ファメモリの故障メモリ素子を指摘するメモリ装置診断
方式において、読出したデータに誤りのあることが検出
されたときその誤りデータと、誤りデータのアドレスと
、該バッファメモリの連想記憶番号を中央処理装置内に
保持し、誤りデータのアドレスと、誤りデータ及び連想
記憶番号をスキャンアラ１−によりサービスプロセッサ
に通知しくＥＲＤＲ，ＥＲＡＲ。
ＥＲＷＮＲをスキャンアウトするタイミングは決ってい
ない）、該アドレスによりサービスプロセッサが主記憶
装置を直接アクセスして正しいデータを読み出し、誤り
データとビットレベルで比較して故障メモリ素子を指摘
することを特徴とするが、次に実施例を参照しながらこ
れを説明する。
ない）、該アドレスによりサービスプロセッサが主記憶
装置を直接アクセスして正しいデータを読み出し、誤り
データとビットレベルで比較して故障メモリ素子を指摘
することを特徴とするが、次に実施例を参照しながらこ
れを説明する。
発明の実施例
第１図は本発明の実施例を示し、ＭＳＵは主記憶装置、
ＢＳはバッファメモリ、ＳｖＰばサービスプロセッサで
ある。バッファメモリＢＳは本例では第２図に示すよう
にウェイ （Ｗａｙ）と呼ぶ容量、形式などが同じ構成
のもの１６個からなるいわゆるセットアソシアティブ方
式のバッファメモリであり、ウェイナンバ（連想記憶番
号）ＷａｙＯ＝ＷａｙＦのウェイ群は同時に読出しアク
セスが行なわれ、どのラインにアクセスするかはアドレ
ス信号ＡＤＤにより選択される。またどのウェイにも該
当データが無かったときは、ＬＲＵ（Ｌｅａｓｔ Ｒｅ
ｃｅｎｔｌｙ ｕｓｅｄ ）論理等により所定のウェイ
を選択して、そのウェイの当該ラインに主記憶装置から
フェッチした当該データを登録する。ＭＣＵはＭＳＵの
制御装置で、正しい（コレクト）データのレジスタＣＤ
Ｒ及び該データのアドレスのレジスタＣＡＲを備える。
ＢＳはバッファメモリ、ＳｖＰばサービスプロセッサで
ある。バッファメモリＢＳは本例では第２図に示すよう
にウェイ （Ｗａｙ）と呼ぶ容量、形式などが同じ構成
のもの１６個からなるいわゆるセットアソシアティブ方
式のバッファメモリであり、ウェイナンバ（連想記憶番
号）ＷａｙＯ＝ＷａｙＦのウェイ群は同時に読出しアク
セスが行なわれ、どのラインにアクセスするかはアドレ
ス信号ＡＤＤにより選択される。またどのウェイにも該
当データが無かったときは、ＬＲＵ（Ｌｅａｓｔ Ｒｅ
ｃｅｎｔｌｙ ｕｓｅｄ ）論理等により所定のウェイ
を選択して、そのウェイの当該ラインに主記憶装置から
フェッチした当該データを登録する。ＭＣＵはＭＳＵの
制御装置で、正しい（コレクト）データのレジスタＣＤ
Ｒ及び該データのアドレスのレジスタＣＡＲを備える。
ＳＶＰはＣＰＵおよびＭＣＵ内のデータをスキャンアウ
トして取込む機能を備えており、ＳＯＣはそのスキャン
アウト収集回路である。ＣＰＵは上記のバッファメモリ
、アライン・セレクト回路ＡＬ＆Ｓ、バッファデータ・
チェックレジスタＢＤＣＲ、エラーデータレジスタＥＲ
ＤＲ，エラーアドレスレジスタＥＲＡＲ１エラーウェイ
ナンバーレジスタＥＲＷＮＲ。
トして取込む機能を備えており、ＳＯＣはそのスキャン
アウト収集回路である。ＣＰＵは上記のバッファメモリ
、アライン・セレクト回路ＡＬ＆Ｓ、バッファデータ・
チェックレジスタＢＤＣＲ、エラーデータレジスタＥＲ
ＤＲ，エラーアドレスレジスタＥＲＡＲ１エラーウェイ
ナンバーレジスタＥＲＷＮＲ。
有効アドレスレジスタＥＡＲ、タグ回路ＴＡＧ。
マツチ回路ＭＣＨなどを備える、ブランクの枠は中間に
介在するレジスタまたはランチなどを示す。
介在するレジスタまたはランチなどを示す。
診断要領を説明すると、バッファメモリＢＳからの読出
しデータはアライン・セレクト回路ＡＬ＆Ｓを経て命令
制御部演算部へ送られると共に、レジスタＢＤＣＨに保
持される。レジスタＢＤＣＲのデータ本例では８バイト
をパリティチェック回路ＰＣでバイト単位にパリティチ
ェックし、もし誤りが検出されたならば、そのデータ（
１バイト）をレジスタＥＲＲＤに保持する。このとき、
そのａ呉りデータのアドレスが、レジスタＥＡＲよりレ
ジスタＥＲＡＲに取込まれ、またバッファメモリのウェ
イ情報（前述のウェイナンバー〇−Ｆ）がタグ回ｒ／３
Ｔ Ａ Ｇおよびマツチ回路ＭＣＩでめられてそれが
レジスタＥＲＷＮＲに保持される。
しデータはアライン・セレクト回路ＡＬ＆Ｓを経て命令
制御部演算部へ送られると共に、レジスタＢＤＣＨに保
持される。レジスタＢＤＣＲのデータ本例では８バイト
をパリティチェック回路ＰＣでバイト単位にパリティチ
ェックし、もし誤りが検出されたならば、そのデータ（
１バイト）をレジスタＥＲＲＤに保持する。このとき、
そのａ呉りデータのアドレスが、レジスタＥＡＲよりレ
ジスタＥＲＡＲに取込まれ、またバッファメモリのウェ
イ情報（前述のウェイナンバー〇−Ｆ）がタグ回ｒ／３
Ｔ Ａ Ｇおよびマツチ回路ＭＣＩでめられてそれが
レジスタＥＲＷＮＲに保持される。
然るのちレジスタＥＲＡＲ内の誤りデータのアドレスが
スキャンアウトされ、サービスプロセッサＳｖＰを経て
制御装置ＭＣＵのレジスタＣＡＲに保持される。制御装
置ＭＣＵはこのレジスタＣＡＲに格納されたアドレスで
主記憶装置ＭＳＵをアクセスしてそのアドレスの正解デ
ータ（１バイト）を読み出し、レジスタＣＤＲに保持す
る。ここで、サービスプロセッサＳＶＰはレジスタＥＲ
ＤＲ。
スキャンアウトされ、サービスプロセッサＳｖＰを経て
制御装置ＭＣＵのレジスタＣＡＲに保持される。制御装
置ＭＣＵはこのレジスタＣＡＲに格納されたアドレスで
主記憶装置ＭＳＵをアクセスしてそのアドレスの正解デ
ータ（１バイト）を読み出し、レジスタＣＤＲに保持す
る。ここで、サービスプロセッサＳＶＰはレジスタＥＲ
ＤＲ。
ＥＲＷＮＲ，ＣＤＲの情報をスキャンアウトし、レジス
タＥＲＤＲの１バイトデータとレジスタＣＤＲの１バイ
トデータをビットレベルで比較してその不一致ビットの
位置をめ、これにウェイ情報を組み合わせることによっ
てバッファメモリＢＳの故障メモリ素子の指摘を行う。
タＥＲＤＲの１バイトデータとレジスタＣＤＲの１バイ
トデータをビットレベルで比較してその不一致ビットの
位置をめ、これにウェイ情報を組み合わせることによっ
てバッファメモリＢＳの故障メモリ素子の指摘を行う。
即ちＩ１０本例ではプリンタに信号を送って故障メモリ
素子のアドレスをプリントアウトさせる。
素子のアドレスをプリントアウトさせる。
この方式では、エラーデータのアドレスによりＳＶＰが
直接ＭＳＵをアクセスしてコレクトデータを取寄せると
いう方法をとるので、ＣＰＵの命令制御部が行なうリト
ライフェッチの場合のようにアドレスのマツチ検出など
は不要であり、ＣＰＵのハードウェアを簡素化すること
ができる。即ちアドレスマツチ回路や正解データ情報解
析回路などをＣＰＵに設ける必要がなくなる。またＣＰ
Ｕの命令制御部が行なうリトライフェッチでは■命令の
種類やタイミングによってリトライが不可能な場合があ
る、■分岐命令などで、先行フェッチしていた命令が実
行されない場合、マシンチェックのための処理が行なわ
れないので、リトライが行なわれない、などの理由で、
正解データが１００％確実に得られる保証がないが、Ｓ
ｖＰが行なう主記憶直接アクセスなら正解データ入手が
確実であり、従って故障メモリ素子の指摘が確実にでき
る。
直接ＭＳＵをアクセスしてコレクトデータを取寄せると
いう方法をとるので、ＣＰＵの命令制御部が行なうリト
ライフェッチの場合のようにアドレスのマツチ検出など
は不要であり、ＣＰＵのハードウェアを簡素化すること
ができる。即ちアドレスマツチ回路や正解データ情報解
析回路などをＣＰＵに設ける必要がなくなる。またＣＰ
Ｕの命令制御部が行なうリトライフェッチでは■命令の
種類やタイミングによってリトライが不可能な場合があ
る、■分岐命令などで、先行フェッチしていた命令が実
行されない場合、マシンチェックのための処理が行なわ
れないので、リトライが行なわれない、などの理由で、
正解データが１００％確実に得られる保証がないが、Ｓ
ｖＰが行なう主記憶直接アクセスなら正解データ入手が
確実であり、従って故障メモリ素子の指摘が確実にでき
る。
発明の効果
以上述べたように本発明によれば、ＣＰＵ特にそのメモ
リ装置診断回路部のハードウェアを削減でき、ＳＶＰが
主記憶を直接アクセスしてコレクトデータを取寄せるの
で、正、誤データの比較、誤りビットの検出を確実に行
なうことができ、こうしてマシンチェック回路の充実に
より計算機の信頼性を一層高めることができる。
リ装置診断回路部のハードウェアを削減でき、ＳＶＰが
主記憶を直接アクセスしてコレクトデータを取寄せるの
で、正、誤データの比較、誤りビットの検出を確実に行
なうことができ、こうしてマシンチェック回路の充実に
より計算機の信頼性を一層高めることができる。
第１図および第２図は本発明の実施例を示すブロック図
である。 図面で、ＢＳはバッファメモリ、ＭＳＵは主記憶装置、
ＥＲＤＲは誤りデータレジスタ、ＥＲＡＲば誤りデータ
のアドレスレジスタ、ＥＲＷＮＲは連想記憶番号レジス
タ、ＣＤＲは正しいデータのレジスタ、ＣＡＲは正しい
データのアドレスレジスタである。 出願人 富士通゛株式会社 代理人弁理士 青 柳 稔
である。 図面で、ＢＳはバッファメモリ、ＭＳＵは主記憶装置、
ＥＲＤＲは誤りデータレジスタ、ＥＲＡＲば誤りデータ
のアドレスレジスタ、ＥＲＷＮＲは連想記憶番号レジス
タ、ＣＤＲは正しいデータのレジスタ、ＣＡＲは正しい
データのアドレスレジスタである。 出願人 富士通゛株式会社 代理人弁理士 青 柳 稔
Claims (1)
- バッファメモリから読み出したデータに誤りのあること
が検出されたとき、正しいデータを有する主記憶装置か
ら誤ったデータに対応する正しいデータを読み出し、こ
れらのデータをビットレベルで比較してバッファメモリ
の故障メモリ素子を指摘するメモリ装置診断方式におい
て、読出したデータに誤りのあることが検出されたとき
その誤りデータと、誤りデータのアドレスと、該バッフ
ァメモリの連想記憶番号を中央処理装置内に保持し、誤
りデータのアドレスと、誤りデータ及び連想記憶番号を
スキャンアウトによりサービスプロセッサに通知し、該
アドレスによりサービスプロセッサが主記憶装置を直接
アクセスして正しいデータを読み出し、誤りデータとビ
ットレベルで比較して故障メモリ素子を指摘することを
特徴とするメモリ装置診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59055912A JPS60200352A (ja) | 1984-03-23 | 1984-03-23 | メモリ装置診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59055912A JPS60200352A (ja) | 1984-03-23 | 1984-03-23 | メモリ装置診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200352A true JPS60200352A (ja) | 1985-10-09 |
Family
ID=13012323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59055912A Pending JPS60200352A (ja) | 1984-03-23 | 1984-03-23 | メモリ装置診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200352A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100742A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | 障害回復方式 |
| JPH02103651A (ja) * | 1988-10-13 | 1990-04-16 | Nec Corp | 制御メモリの障害回復方式 |
| JPH02199564A (ja) * | 1989-01-30 | 1990-08-07 | Nec Corp | 制御メモリの障害回復方式 |
| CN108880674A (zh) * | 2018-08-28 | 2018-11-23 | 成都新易盛通信技术股份有限公司 | 一种用于本地环回测试的光模块 |
-
1984
- 1984-03-23 JP JP59055912A patent/JPS60200352A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100742A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | 障害回復方式 |
| JPH02103651A (ja) * | 1988-10-13 | 1990-04-16 | Nec Corp | 制御メモリの障害回復方式 |
| JPH02199564A (ja) * | 1989-01-30 | 1990-08-07 | Nec Corp | 制御メモリの障害回復方式 |
| CN108880674A (zh) * | 2018-08-28 | 2018-11-23 | 成都新易盛通信技术股份有限公司 | 一种用于本地环回测试的光模块 |
| CN108880674B (zh) * | 2018-08-28 | 2023-08-22 | 成都新易盛通信技术股份有限公司 | 一种用于本地环回测试的光模块 |
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