JPH01157606A - 比較器におけるオフセット電圧補償方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技権分国 本発明は、２つの入力信号の特性の間の差異を表す為の
コンパレータ即ち比較器に関するものである。更に詳細
には、本発明は、比較器において発生されるオフセット
電圧を補償する為に比較器と共に使用する為の方式に関
するものである。本発明は、又、差動増幅器等の増幅器
にも適用性を持っている。

従来技術 データ処理システム（方式）がその構成及び動作におい
て益々洗練されると、−層高法で動作することが可能と
なり、且つ従来可能であったものよりもデータを一層の
高精度で処理することが可能である。例えば、データ処
理方式は、現在、毎秒数百１個の二進ビットの速度でデ
ータを処理することが可能である。更に、データ処理方
式は、今や、従来一般的であったワード当たり１６ビツ
トではなくワード当たり３２ビツトで動作し、その際に
処理情報の精度を向上させている。

データ処理方式が速度及び精度を向上させると、データ
処理方式に関連して使用される異なったステージ（段）
もその応答の速度及び精度が次第に改善されることが次
第に重要なこととなった。理解される如く、デジタル処
理が基礎とするところのデータを与えるアナログ部品及
びサブシステムの応答精度において対応する改善がない
場合には、デジタルデータの処理が改善されたとしても
ユーザにとっては何の利益もない。

比較器は、データ処理方式において屡々使用される重要
な部品であり且つサブ組立体である。−般的に、比較器
は、可変人力電圧を基準電圧と比較し且つその比較の結
果に依存する特性を持った差（又はエラー）電圧を発生
する。この差電圧は、通常、アナログ形態である。次い
で、差電圧はデジタル形態に変換され、且つデジタル形
態でデータ処理システムへ印加されて、データ処理方式
内に印加されたその他の情報と共に処理される。

次いで、データ処理方式は、デジタル形態の差電圧によ
って表される情報を処理し、且つ同時的に、デジタル形
態の差信号の処理に関連してその他のデータを処理する
ことが可能である。次いで、データ処理方式は、デジタ
ル形態で制御信号を発生することが可能である。これら
の制御信号は、該方式内の部品へ印加させて、これらの
部品の動作を修正させることが可能である。これらの部
品の修正した動作は、比較器からの差信号を減少させる
か又は最小とさせる方向でパラメータの値を変化させる
ことが可能である。

理解される如く、データ処理方式における比較器は、デ
ータ処理方式の速度及び精度に合致するへく高速で且つ
最小のエラーで動作することが可能でなければならない
。然し乍ら、比較器は、通常、オフセット電圧を与え、
それは比較器の応答精度に影響を与える。このオフセッ
ト電圧は、比較器への入力端子が同一の電圧を受けた場
合の比較器の動作におけエラーを表す。比較器における
オフセット電圧の大きさは、屡々、比較器に対する入力
電圧の大きさに関連して重要なものである。

従って、これらのオフセット電圧は、比較器が入力電圧
と基準電圧とを比較する場合に、差電圧の発生において
比較器によって時々著しいエラーを発生させる。

比較器におけるオフセットエラーを補償する為の種々の
試みがなされている。例えば、オフセット電圧を補償す
る為にコンデンサ内に電荷を格納する為に比較器への入
力端にコンデンサが設けられた。この様な入力コンデン
サによってオフセット電圧が少なくとも部分的に補償さ
れたが、比較器の応答速度はかなり遅滞化された。この
ことは、オフセット電圧に従って比較器を充電させるこ
と及びこの様な充電が行なわれている間に入力電圧と基
準電圧の特性の間の差の有効な測定がなわれることを防
止することの必要性から発生したものであった。この為
に、比較器の応答速度は、オフセット電圧に対する補償
がなされない場合の比較器の応答速度と比較して、実効
的に１／２だけ低下された。

比較器の出力側にコンデンサを設ける試みもなされた。

この構成において、比較器の出力からコンデンサを介し
て流れる可変信号を受け取る為に増幅器からの出力にお
いてラッチ装置が設けられる。この装置は、比較器の応
答速度を約１／２だけ低下させるので、それも前述した
のと同じ欠点を有するものである。それは、又、比較器
を構成する増幅器の利得は該増幅器を具備する方式の帯
域幅を減少させるので、比較器の応答精度をそうでなけ
れば予定されるものの以下に低下させる。

理解される如く、上述した両方の従来技術方式は、オー
プンループを基礎に動作する。更に、両方の従来技術方
式は、交互にオフセット電圧を決定し、次いでこの様な
オフセット電圧の前の決定に従ってオフセット電圧を補
償する一方、入力電圧と基準電圧の特性の間の差を決定
する。この様な比較器においてオフセット電圧とエラー
電圧の交互の決定は、入力電圧と基準電圧の特性の間の
差を決定することの可能な周波数を著しく減少させる。

従来技術の補償方式における制限はしばらくの間知られ
ている。関連するデータ処理方式の速度及び精度と合致
する程度高速で且つ正確であり且つ比較器におけるオフ
セットエラーを補償する方式を提供する為に、著しい努
力がなされており且つかなりの額の費用が費消されてい
る。この様なかなりの努力及び多額の費用の費消に拘ら
ず、比較器におけるオフセット電圧を補償する為の満足
の行くシステム（方式）は未だ提供されていない。

■−度 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、高速及び高精度であ
りオフセット電圧を補償することの可能な比較器を提供
することを目的とする。

青−双 本発明は、上述した従来技術の欠点を解消する方式及び
比較器を提供している。本方式は、高速であり且つ高精
度である。例えば、本方式は、画像のラスタースキャン
における各水平リトレース（フライバック）の期間中に
比較器のオフセットエラーを決定し、且つこの様な決定
値を使用して画像における水平ラインの次のスキャニン
グの期間中に比較器におけるオフセラＩ・電圧を補償す
る。

本方式は、又、各水平リトレース期間中に閉ループを基
礎に動作して、比較器におけるオフセッｌ〜電圧を決定
する。

本発明の１形態においては、第１期間中に、差動増幅器
等の増幅器へ可変人力電圧を周期的に印加させて、該増
幅器から出力を得る。該増幅器は、１つの入力端子にお
いて基準電圧を受け取り且つ第１期間中に第２入力端子
において入力電圧を受け取ることが可能である。該増幅
器への入力端は。

第１期間と交互に代わる第２期間中に周期的に短絡され
、従って基準電圧が入力端子へ印加される。

第２期間中における該増幅器からの任意のオフセット電
圧は、二進信号へ変換されて、オフセット電圧の極性を
表すことが可能である。この二進信号は、容量等の格納
部材へ印加させることが可能である。容量は、第２期間
の引き続くものにおいて二進信号の特性に従ってエネル
ギを蓄積する。

該容量におけるエネルギは、該増幅器におけるオフセッ
ト電圧を補償する方向に該増幅器の出力端子へ印加され
る。

第１スイツチは、第２期間中に、該増幅器の出力端子へ
該容量におけるエネルギが印加されることを防止するこ
とが可能である。該第１スイツチと異なる第２スイツチ
も、又、第１゜期間中に、前記増幅器からの出力によっ
て該容量が充電されることを防止することが可能である
。

実施例 以下、添付の図面を参考に、本発明の具体的実施に態様
に付いて詳細に説明する。

第１図に示した実施例においては、大略］Ｏで示した比
較器をブロックで示しである。比較器１０は、入力端子
１２及び１４を持っている。通常の動作モードにおいて
、ライン１６上の入力電圧が入力端子］２へ印加され、
且つライン１６上の接地の如き基準電圧が入力端子］４
へ印加される。

ライン１６上の入力電圧は、漸進的時刻において可変と
することが可能である。

２個の静止コンタクトと可動アームとを持った単極双投
スイッチ２０が第１図に示した実施例内に設けられてい
る。スイッチ２０の静止コンタクＩ−は、夫々、ライン
１６及び］９上の電圧を受け取る。スイッチ２０の可動
アームは入力端子］−２へ接続されている。スイッチ２
０の可動アームもクロック発生器２４からクロック信号
を受け取る。

クロック発生器２４からのクロック信号は、又、メモリ
２６の端子へ印加される。メモリ２６は、比較器」−〇
の出力端２８から信号を受け取る。メモリ２６からの出
力は比較器１０内のオフセット調節ポー１〜３０へ印加
される。

比較器］Ｏの通常の動作モードにおいて、スイッチ２ｏ
の可動アームは該スイッチの上部静止コンタクトへ接続
されている。このことは、ライン１８上の基準電圧と比
較する為に、ライン１６」二の可変人力電圧を比較器１
０へ印加させる。次いで、比較器１０は、ライン１６及
び１８上の電圧間の差を決定し、且つライン２ｏ上にこ
の差を表す電圧を発生する。比較器１０の動作は、クロ
ック発生器２４からのクロック信号の印加に従って同期
される。比較器１０の差動増幅器部分の構成及び動作は
従来技術の如くに開始させることが可能である。

通常、比較器１０からの出力は、何等エラー無しで、ラ
イン１６及び１８上の電圧の間の差を正確に反映するも
のではない。このことは、比較器における設計値と実際
値との間の差、エージングの結果として部品の値におけ
る変化及び温度における変化に伴いこの様な部品の値に
おける変化等のファクターから発生する。比較器１ｏの
出力における結果的に発生するエラーは、通常、オフセ
ット電圧として示される。

比較器１０におけるオフセット電圧は、第１図において
スイッチ２０の可動アームを移動させて該スイッチの下
部静止コンタク１−と係合させることによって決定され
る。このことがなされると、基準電圧が両方の入力端子
１２及び１４へ印加される。比較器１０からの結果的に
得られる出力は、本比較器の動作において本来的なエラ
ーを表す。

このオフセット電圧は、格納の為にメモリ２６へ印加さ
れる。メモリ２６は、スイッチ２０の可動アームが該ス
イッチの上部静止コンタクトと係合する期間中に該比較
器の出力端子へこの電圧を印加する。メモリ２６内に格
納されるオフセッ１〜電圧は、該比較器の動作において
本来的なエラーを補償する方向で比較器１０へ印加され
る。

スイッチ２０の可動アームをスイッチ２０の上部及び下
部静止コンタクトと係合状態とさせる移動は、周期的に
発生する。更に、スイッチ２０の可動アームと該スイッ
チの上部静止コンタクトとの間の係合の相対的な時間は
、該スイッチの可動アームと該スイッチの下部静止コン
タクトとの間の相対的係合時間よりも各動作サイクルに
おいて著しく大きい。

例示として、比較器１０は、データ処理方式４２におけ
るビデオデイスプレィ４０上に画像を表示する為のシス
テム内に設けることが可能である。

特に、比較器４０は、アナログ及びデジタル値の間の変
換を与えるシステムにおけるフラッシュ変換器４４内に
設けることが可能である。この様な状況下において、ス
イッチ２０の可動アームは、水平掃引回路４６によりビ
ームに与えられる水平掃引の各々の期間中に該スイッチ
の上部静止コンタクトと係合することが可能である。ス
イッチ２Ｏの可動アームは、画像における次の水平ライ
ンのスイープを開始する為に水平掃引回路４６によるビ
ームにおける各リトレース期間中に該スイッチの下部静
止コンタクトと係合することが可能である。データ処理
方式４２、ビデオデイスプレィ４０、フラッシュ変換器
４４、及び水平掃引回路４６は従来公知のものを使用す
ることが可能である。

理解される如く、各水平リトレース用の相対的時間は、
各水平掃引用の時間よりも著しく短い。

その結果、水平リトレース中の各オフセット電圧の決定
は、次の水平掃引を発生する為に必要な時間に対応する
比較的長い期間の間比較器１０において補償を行なうの
に有効である。本発明の方式は、各水平リトレースの期
間中に決定されたオフセット電圧はメモリ２６内に格納
されるので、この長い期間中にオフセット電圧に補償を
与える上で効果的である。

第３図及び第４図は、第１図及び第２図においてブロッ
ク図で示した本発明の詳細な実施例を示している。第３
図に示した如く、比較器１０は、両方共Ｐ型とすること
の可能なトランジスタ５０及び５２を具備する差動増幅
器を有している。トランジスタ５０及び５２のソースは
、Ｐ型とすることの可能なトランジスタ５４のドレイン
へ接続されている。トランジスタ５４の及びトランジス
タ５６のゲートは、ライン５８上のバイアス電圧を受け
取る。正電圧が供給源６ｏからトランジスタ５４及び５
６のソースへ印加される。トランジスタ５６もＰ型とす
ることが可能である。

トランジスタ５６の１へレインは、Ｐ型とすることの可
能な１〜ランジスタロ２のソースと共通である。１−ラ
ンジスタロ２のドレインは、トランジスタ５０のドレイ
ンと、抵抗６４の一方の端子と、又出力ライン６５と共
通接続されている。抵抗６４の他方の端子は６７におい
て接地接続させることが可能である。同様に、１〜ラン
ジスタロ６、抵抗６８、及び出力ライン６９は、１〜ラ
ンジスタロ２、抵抗６４、出力ライン６５及びＩ−ラン
ジスタ５０に関して上述したのと同様の態様で、トラン
ジスタ５２と共に回路を形成している。

トランジスタ６２のゲートは、比較的大きなコンデンサ
７０の一方の端子へ接続されており、その他方の端子は
６７において接地接続されている。

トランジスタ６２のゲートもＰ型とすることの可能なト
ランジスタ７４のドレインと共通接続されている。トラ
ンジスタ７４のゲートは、ライン７６上をタイミング信
号を受け取る。１−ランジスタフ４のソース、トランジ
スタ７７のドレイン、及び比較的小型のコンデンサ７８
の一方の端子は共通接続されており、該コンデンサの他
方の端子は６７において接地接続されている。トランジ
スタ７７のゲートは、ライン８０上をタイミング信号を
受け取り、それはライン７６上のタイミング信号と非重
畳型である。１〜ランジスタフ７のソースは、第４図に
示した回路からライン８２上を信号を受け取る。トラン
ジスタ７７はＰ型とすることが可能である。

同様に、比較的大型のコンデンサ８４、トランジスタ８
６．タイミングライン８８．１〜ランジスタ９０、比較
的小型のコンデンサ９２、タイミングライン９４、及び
出力ライン９６はＩ−ランジスタロ６と関連している。

この関連性は、コンデンサ７０、トランジスタ７４、タ
イミングライン７６、トランジスタ７７、比較的小型の
コンデンサ７８、タイミングライン８ｏ及び出力ライン
８２に対して前述したのと同一のものである。

トランジスタ５０及び５２のゲートは、夫々、両方共Ｎ
型とすることの可能なトランジスタ１００及び１０２の
ドレイン上の信号を受け取る。トランジスタ１００のソ
ースは、ライン１０４上の可変人力信号を受け取る。同
様に、ライン１０６上の基準電圧は、トランジスタ１０
２のソースへ印加される。ライン１０４及び１０６は、
夫々、第１図におけるライン１６及び１８に対応する。

タイミング信号は、１０７及び１０８においてトランジ
スタ１．　ＯＯ及び１０２のゲートへ同時的に印加され
る。

トランジスタ１１０のソース及びドレインは、トランジ
スタ５０及び５２のゲート間に接続されている。トラン
ジスタ１１０のトレインも１〜ランジスタ１１２のソー
スと共通接続されている。トランジスタ１１２のソース
は、１−ランジスタ］−０２が導通状態にある場合ライ
ン１０６上の基準電圧を受け取る。１〜ランジスタ１１
０及び１１２のゲー１−は、夫々、ライン１］−４及び
１１６上のタイミング信号を受け取る。１−ランジスタ
１１０及び１１２はＮ型とすることが可能である。

第３図における出力ライン６５上の電圧は、第４図にお
けるトランジスタ１２０のソースへ印加される。トラン
ジスタ１２０はＮ型とすることが可能である。トランジ
スタ１２０のゲートはライン１２２上の信号を受け取る
。トランジスタ１２０のドレインは、トランジスタ１２
１のドレイン、トランジスタ］２３のトレイン、及びト
ランジスタ１２４及び１２６のゲートと共通接続されて
いる。トランジスタ１２１及び１２４は、Ｐ型とするこ
とが可能であり、且つトランジスタ１２３及び１２６は
Ｎ型とすることが可能である。トランジスタ１２３及び
１２６のソースは接地させることが可能である。トラン
ジスタ１２１及び１２３のゲートは、トランジスタ１２
４のドレイン及びトランジスタ１２６のドレインと共通
接続させることが可能である。

トランジスタ１２１及び１２４のソースは、トランジス
タ１２８及び１３０のゲート、トランジスタ１３２のド
レイン、及びトランジスタ１３４のドレインへ接続され
ている。トランジスタ１２８．１３０．１３４は、Ｐ型
とすることが可能であり、トランジスタ１３２はＮ型と
することが可能である。トランジスタ１３２及び１３４
のゲートは、ライン１３６上をタイミング信号を受け取
る。トランジスタ１３４のソースは、電圧源６０からそ
れへ印加される正電圧を持っている。トランジスタ１３
２のソースは６７において接地されている。

電圧源６０からの正電圧もトランジスタ１２８のソース
へ印加される。トランジスタ１２８のドレインは、トラ
ンジスタ１３６のゲート及びトランジスタ１３８のドレ
インと共通接続されている。

トランジスタ１３６はＰ型とすることが可能であり、且
つＩ−ランジスタ１３８はＮ型とすることが可能である
。トランジスタ１３８のゲート及びソースは、夫々、ト
ランジスタ１２１のゲート及びドレインへ接続されてい
る。

トランジスタ１３６のソースは、電圧源６０から正電圧
を受け取る。トランジスタ１３６のドレインは、出力ラ
イン８２（第３図にも示しである）と共通しており且つ
トランジスタ１４０のトレインとも共通している。トラ
ンジスタ１４０のソースは６７において接地されている
。トランジスタ１４０のゲートはライン１４２上のタイ
ミング信号を受け取る。

同様に、トランジスタ１４４．１４６．１４８は、トラ
ンジスタ１３６．１３８．１４０とトランジスタ１２８
との関連性と同様の態様で、トランジスタ１３０と関連
している。トランジスタ１４４のドレインは、第３図に
も示した出力ライン９６に接続されている。ライン１５
０上のタイミング信号は、ライン１４２上をトランジス
タ１４０のゲートへのタイミング信号の印加と同様な態
様で１−ランジスタ１４８のゲートへ印加される。

トランジスタ１００及び１０２（第３図）は、該トラン
ジスタのゲートへのタイミング信号の印加に従って同時
的に導通状態となる。トランジスタ１００が導通すると
、ライン１０４上の可変人力電圧はトランジスタ１００
を介してトランジスタ５０のゲートへ印加される。同様
に、ライン１０６上の基準電圧は、トランジスタ１０２
を介してトランジスタ５２のゲートへ印加される。

差動増幅器におけるトランジスタ５０及び５２の導通は
、該トランジスタのゲーＩ・へ夫々印加される電圧の大
きさに依存する。これらの電圧の大きさに依存して、電
流が、電圧源６０、トランジスタ５４、トランジスタ５
０、及び抵抗６４を具備する第１回路と、電圧源６０、
トランジスタ５４、トランジスタ４５２、及び抵抗６８
を具備する第２回路とを介して流れる。電流がこれらの
回路を介して流れることが可能であるのは、この時にト
ランジスタ５４がライン５８上の電圧によって導通状態
にバイアスされるからである。抵抗６４及び５８を介し
ての電流は、該抵抗を横断して、トランジスタ５０及び
５２のゲートに印加される電圧の大きさに関連した相対
的な大きさの電圧を発生する。これらの電圧は、夫々、
出力ライン６５及び６９へ印加される。

成る場合には、トランジスタ１００及び１０２のゲート
上のタイミング信号を遮断して、且つトランジスタ１１
０及び１１２のゲートへ信号を同時的に印加させて、こ
れらのトランジスタを導通状態とさせることが可能であ
る。トランジスタ１１０が導通状態となると、それは、
トランジスタ５０及び５２のゲート間に短絡回路を発生
する。

同時的に、トランジスタ１１２の短絡は、ライン１０６
上の基準電圧を、トランジスタ１１２を介して、トラン
ジスタ５０のゲート及びトランジスタ５２のゲートへ印
加させる。

基準電圧はトランジスタ５０及び５２のゲートへ同時的
に印加されるので、抵抗６４及び６８においては、理論
的に、同じ電圧が発生されるべきである。然し乍ら、抵
抗６４及び６８及びトランジスタ５０及び５２を包含す
る差動増幅器の部品における不平衡が存在する為に、該
差動増幅器においてオフセット電圧が発生する。このオ
フセット電圧は、トランジスタ５０及び５２における特
性における差及び／又は抵抗６４及び６８の特性におけ
る差の結果として発生する。このオフセット電圧は、時
間と共に変化する場合がある。何故ならば、温度により
変化したり又は差動増幅器における種々の要素のエージ
ングにおける差がある為である。オフセット電圧は、ト
ランジスタ１１０及び１１２が導通状態にある場合に、
抵抗６４及び６８における電圧における差によって表さ
れる。　第３図における出力ライン６５及び６９上のオ
フセット電圧の発生の間、これらのライン上の電圧は、
夫々、トランジスタ１２４及び１２６（第４図）のゲー
ト及び第４図におけるトランジスタ１２１及び１２３の
ゲートへ印加される。ライン６５及び６９上の電圧は、
トランジスタ１２０及びトランジスタ１５２のゲート上
のタイミング信号がこれらのトランジスタをこの時間に
導通状態にバイアスするので、オフセット電圧が発生し
ている期間中、トランジスタ１２１，１２３．１２４．
１２６へ印加させることが可能である。

ライン６５及び６９上の電圧が、夫々、トランジスタ１
２４及び１２６のゲート及びトランジスタ１２１及び１
２３のゲートへ印加されると、該電圧は該トランジスタ
内の分布容量を充電する。

この時間内に、トランジスタ１３２も閉じられる。

この期間中のトランジスタ１３２の導通状態は、トラン
ジスタ１２１及び１２３によって表される直列分岐及び
トランジスタ１２４及び１２６によって表される直列分
岐を短絡させる。このことは、ライン６５及び６９上の
電圧が、トランジスタ１２１．１２３．１２４．１２６
から電圧を発生する上で何等かの影響を与えることを防
止する。

トランジスタ１３４は、トランジスタ１２０．１５２．
１３２が導通状態にある場合に、非導通状態にある。ト
ランジスタ１３４の非導通状態は、更に、トランジスタ
１２０，１５４，１３２が導逆状態にある場合に、トラ
ンジスタ１２１．１２３．１２４．１２６が電流を導通
させないことを確保する。その理由は、トランジスタ１
３４の非導通状態は、付勢電圧がトランジスタ１２１．
１２３．１２４．１２６へ印加されることを防止するか
らである。

トランジスタ１２０、］−５２，１３２は、第４図にお
いて同時的に非導通状態となる。従って、ライン１０４
上の入力電圧がトランジスタ５０へ印加され且つライン
１０６上の基準電圧がトランジスタ５２へ印加される場
合、トランジスタ１２１及び１２３内の分布容量におけ
る電荷はこれらのトランジスタの導通状態を制御する上
で効果的である。同様に、トランジスタ１２４及び１２
６における分布容量における電荷は、これらのトランジ
スタの導通状態を制御する上で有効である。

同様に、トランジスタ１３４は、トランジスタ１２０．
１５２．１３２が非導通状態となるとの同時的に導通状
態となる。トランジスタ１３４が導通状態となると、ト
ランジスタ１２１．１２３．１２４．１２６の分布容量
における電荷はこれらのトランジスタの導通状態を制御
する」二で有効となる。

トランジスタ」−３４が導通状態となると、トランジス
タ１２１、］−２３，１２４，１２６はそれらのトラン
ジスタにおける分布容量に応答してラッチとして動作す
る。例えば、トランジスタ１２６が特定の時刻において
１〜ランジスタ１２３よりも一層導通状態にあり且つト
ランジスタ１２４がその時刻においてトランジスタ１２
１よりも導通状態が低いと仮定する。その結果、１〜ラ
ンジスタ１２４のドレイン上及びトランジスタ１２６の
トレイン上に発生される電圧は、Ｉ〜ランジスタ１２１
及び１２３のゲートへ印加されて、Ｉ・ランジスタ１２
３を一層低い導通状態とさせ且っトランジスタ］２１を
一層高い導通状態とさせる。同様に、１〜ランジスタ１
２１．のドレイン上及びトランジスタ１２３のドレイン
上の電圧は、トランジスタ１２４及び１２６のゲートへ
印加されて、トランジスタ１２６を一層高い導通状態と
させ且っトランジスタ１２４を一層低い導通状態とさせ
る。その結果、１〜ランジスタ］−２１，１２３，１２
４，１２６によって形成されるラッチは、ライン６５及
び６９上のオフセット電圧の相対的な大きさに従って、
二進「１」又は二進ｒＯＪのいずれかの状態で動作する
。

トランジスタ１３４の導通状態の期間中にトランジスタ
１２４のドレイン及びトランジスタ１２６のドレイン上
に発生される電圧は、トランジスタ１３８のゲートへ印
加されて該トランジスタの動作を制御する。例えば、１
−ランジスタ１２４がトランジスタ１２１よりも比較的
−層高い導通状態にある（且つＩ−ランジスタ１２６が
トランジスタ１２３よりも一層低い導通状態にある）場
合、トランジスタ１３４及び１２４を介しての電流経路
は、トランジスタ１２６のドレイン上の電圧を比較的高
い状態とさせる。この電圧のトランジスタ１３８のゲー
トへの印加は、ｌ・ランジスタ１３８を益々高い導通状
態とさせる。

トランジスタ１３８の増加した導通度は、該トランジス
タにおける電圧を減少させる傾向となり、従って減少し
た電圧がトランジスタ１３６のゲー１〜へ印加される。

従って、トランジスタ１３６は益々導通度が高くなる。

その結果、該トランジスタのドレイン上の電圧は益々正
状態となり、従って正パルスが出力ライン８２上に発生
される。

正パルスが出力ライン８２上に発生されるのと同時的に
、負パルスが出力ライン９６上に発生される。このこと
は、トランジスタ１２３及び１２４の増加した導通度が
トランジスタ１２６のトレイン上における電圧を増加さ
せるという事実から発生する。この増加した電圧は、ト
ランジスタ１４６を介しての電流における減少と、トラ
ンジスタ１４４を介しての電流における減少とを発生さ
せる。このことは、１−ランジスタ１４４のトレイン及
び出力ライン９６上の電圧における減少を発生させる。

ライン８２及び９６上のパルスは、夫々、第３図におけ
るトランジスタ７７及び９０へ印加される。１−ランジ
スタフ７に関連する要素の動作のみを考慮すると、ライ
ン８２上のパルスは、ライン８０に印加されたタイミン
グ信号に従って１−ランジスタフ７を介して通過する。

このパルスは、容量７８を比較的迅速に該パルスの大き
さに依存する値へ充電させる。容量７８はその値が比較
的小さいので、比較的迅速に充電される。

ライン７６上のタイミング信号は、ライン８０」二のタ
イミング信号が終了した後に発生する。タイミング信号
がライン７６上に発生される場合、トランジスタ７４は
導通状態となる。従って、容量７８は容量７０へ放電す
る。容量７８は、比較的大きな値を持っているので、比
較的長い時間の間この電荷を格納する。

容量７０における電圧は、トランジスタ６２を介して、
出力ライン６５へ印加される。同様に、容量８４は、ラ
イン９６上のパルスの発生に依存する値へ充電される。

その結果容量８４における電圧は出力ライン６９へ印加
される。このことは、ライン１０４上の可変人力電圧と
ライン１−０６」二の基準電圧との間の差に従ってライ
ン６５及び６９上に発生される電圧に補正を行なわせる
。従って、トランジスタ５ｏ及び５２を包含する差動増
幅器におけるオフセット電圧に対して補償が与えられる
ので、その結果ライン６５及び６９上に発生する電圧は
、ライン１０４」二の入力電圧とライン１０６上の基準
電圧との間の差異の正確な表示を与える。

容量７０は比較的大きな値を持っているので、それは比
較的ゆっくりと放電する。その結果、該容量における電
荷は、ライン１０６上の基準電圧の１〜ランジスタ５０
のゲートへの各対の印加の間において実質的に一定であ
る。このことは、ライン１０６上の基準電圧のトランジ
スタ５０のゲートへの１つの印加及びその次の印加の間
の全ての期間中にオフセット電圧に実質的に一定の補正
を与える。

理解される如く、本発明方式は、二進を基礎にオフセッ
ト電圧に補正を与える。各この様な補正は単一の二進ビ
ットを有するものである。その結果、比較器におけるオ
フセット電圧を実際に表すレベルに到達する為に容量７
０及び８４における電荷に対して数サイクルの動作を必
要とする場合がある。その後に、オフセット電圧が実質
的に一定に留まると、容量７０及び８４における電荷は
、交互のサイクルにおいて「１」の二進増分だけ増加さ
れ、且つその他のサイクルにおいて「１」の二進増分だ
け減少される場合がある。

上述した本発明は、幾つかの重要な利点を持っている。

最初の数サイクルの動作の後、比較器におけるオフセッ
ト電圧を補償する上で瞬間的な補償を与える。それは、
可変人力電圧とオフセット電圧との間の差トこ対する比
較器の応答速度に影響を与えること無しに、比較的長い
期間に渡って補償を与える。それは、デジタル応答を介
して且つフィードバック形態でオフセット電圧を与える
。

その結果、それは可変人力電圧及び基準電圧又はこれら
の電圧を比較器へ印加する上で何等悪影響を与えるもの
ではない。

本発明は、更に、その他の重要な利点も有している。本
発明は、ダイナミック形態で動作して、オフセット電圧
を与える。実際上、オフセット電圧を与える動作は、入
力電圧と基準電圧との間の差を与える動作と同一の態様
で発生する。この様に９本発明は、スタティックなオフ
セットのみならずダイナミックなオフセットの補償も与
える。

本発明は、更に、その他の重要な利点をも与えるもので
ある。即ち、大きな容量（コンデンサ）７０及び８４は
オフセット電圧の補償を与える為の直列経路中には設け
られていないので、オフセット補償は、従来技術におけ
るよりも本発明における方が一層高速で与えることが可
能である。更に、オフセット補正を与える為のフィード
バック経路は、入力電圧と基準電圧との間の差を与える
為の経路とは異なる。このことは、フィードバック経路
がデータ変換を与える為の経路と干渉することを防止す
る。

更に注意すべきことであるが、本発明においては、利得
増幅器を具備することは必ずしも必要ではない。従来技
術においては、通常、利得増幅器を設ける必要があるの
で、この点の本発明の特徴は特に従来技術と比較される
点である。その結果、本発明方式は、従来技術方式より
も一層高速で動作することが可能である。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は比較器の出力におけるオフセット電圧を保証す
る為の本発明の１実施例を図示する概略図、第２図はス
クリーン上に画像を再形成するシステムにおける第１図
に示した本発明の動作を図示する概略図、第３図は第１
図に示した実施例の一部を詳細に示した概略図、第４図
は第１図に示した実施例の別の一部を詳細に示した概略
図、である。 （符号の説明） １０：比較器 １２．１４：入力端子 ２０：スイッチ ２４：クロック発生器 ２６：メモリ ３０：オフセット調節ポート ４０：ビデオデイスプレィ ４２：データ処理方式 ４４：フラッシュ変換器 ４６：水平掃引回路 特許出願人　　　　プルツクトリー　コーポレーション 句　　　　　　　　　　　Ｃ 頃

Claims (1)

1. 【特許請求の範囲】 １、比較器においてオフセット補正を与える方式におい
   て、基準電圧用の第１入力端と可変電圧用の第２入力端
   と出力端とを持った増幅器、前記基準電圧を前記第１入
   力端へ印加する手段、前記可変電圧を前記第２入力端へ
   印加する手段、前記基準電圧を前記第１及び第２入力端
   の両方に印加する為に前記第１及び第２入力端を周期的
   に短絡させる手段、前記第１及び第２入力端が短絡され
   た時に前記増幅器からのオフセット電圧を決定する手段
   、前記基準電圧が前記第１入力端へ印加され且つ前記可
   変電圧が前記第２入力端へ印加された時に前記増幅器の
   出力端へ前記オフセット電圧を印加する手段、を有する
   ことを特徴とする方式。 ２、特許請求の範囲第１項において、前記第１及び第２
   入力端が短絡された時に前記増幅器によって発生される
   オフセット電圧を格納するラッチング手段が設けられて
   おり、前記第１及び第２入力端へオフセット電圧を印加
   する手段が前記ラッチング手段に格納される電圧に応答
   して前記基準電圧が前記第１入力端へ印加され且つ前記
   可変電圧が前記第２入力端へ印加された時にこの様な格
   納された電圧を前記増幅器の出力端へ印加させることを
   特徴とする方式。 ３、特許請求の範囲第２項において、前記基準電圧が前
   記第１入力端へ印加され且つ前記可変電圧が前記第２入
   力端へ印加される時に前記ラッチング手段が前記オフセ
   ット電圧を受け取るべく動作することを防止する手段と
   、前記第１及び第２入力端が短絡される時に前記ラッチ
   ング手段内の電圧が前記第１及び第２出力端へ印加され
   ることを防止する手段とが設けられていることを特徴と
   する方式。 ４、特許請求の範囲第１項において、前記オフセット電
   圧を決定する手段がデジタル的に動作可能であることを
   特徴とする方式。 ５、特許請求の範囲第３項において、前記オフセット電
   圧を決定する手段が第１段及び第２段を具備しており、
   各段の出力端は正のフィードバックを与える為に他の段
   の入力端へ接続されており、前記第１段及び第２段への
   入力端は前記第１及び第２入力端が短絡される時に前記
   増幅器からの電圧に応答することを特徴とする方式。 ６、比較器においてオフセット補正を与える方式におい
   て、第１及び第２入力端と第１及び第２出力端を持った
   増幅器、基準電圧を前記第１入力端へ印加する手段、可
   変電圧を前記第２入力端へ印加する手段、前記第１及び
   第２入力端を周期的に短絡させる手段、前記第１及び第
   ２入力端の短絡に従って動作し前記増幅器におけるオフ
   セット電圧に対応する電圧差を前記第１及び第２出力端
   端上で得る為に前記第１及び第２入力端に基準電圧を印
   加する手段、前記第１及び第２入力端の短絡した関係に
   おいて前記第１及び第２出力端上における電圧に応答し
   てこの電圧を格納する手段、前記基準電圧を前記第１入
   力端子へ印加し且つ前記可変電圧を前記第２入力端端子
   へ印加している期間中に前記増幅器における前記オフセ
   ット電圧を補償する方向に前記格納した電圧を前記第１
   及び第２出力端へ印加させる手段、を有することを特徴
   とする方式。 ７、特許請求の範囲第６項において、前記電圧格納手段
   が、第１及び第２動作状態を持っており且つ前記増幅器
   の前記第１及び第２出力端端子からの電圧に応答して前
   記第１及び第２状態の個々の１つにおいて動作するラッ
   チング手段を具備しており、前記電圧格納手段は、更に
   、前記ラッチング手段の動作状態に応答して前記ラッチ
   ング手段の動作状態に従ってエネルギを格納する手段を
   具備しており、且つ前記方式が、前記格納したエネルギ
   に応答して前記基準電圧を前記第１入力端へ印加し且つ
   前記可変電圧を前記第２入力端へ印加させる期間中に前
   記増幅器において前記オフセット電圧を補償する方向に
   この様なエネルギを前記格納電圧として前記第１及び第
   ２出力端へ印加する手段を有していることを特徴とする
   方式。 ８、特許請求の範囲第７項において、前記電圧格納手段
   における前記エネルギ格納手段は、前記ラッチング手段
   の第１動作状態に応答して電荷を格納する第１電荷格納
   手段と、前記ラッチング手段の第２動作状態に応答して
   電荷を格納する第２電荷格納手段とを具備することを特
   徴とする方式。 ９、特許請求の範囲第８項において、前記第１及び第２
   状態の個々の１つにおいて動作する為に前記第１及び第
   ２入力端の短絡の期間中にのみ前記ラッチング手段の動
   作を行なわせる手段、前記基準電圧を前記第１入力端子
   へ印加し且つ前記可変電圧を前記第２入力端子へ印加す
   る期間中にのみ前記第１及び第２電荷格納手段内のエネ
   ルギを前記第１及び第２出力端へ印加させる手段を有す
   ることを特徴とする方式。 １０、特許請求の範囲第９項において、前記ラッチング
   手段は、各々が入力端子と出力端子とを具備する第１段
   及び第２段を持っており、前記ラッチング手段における
   各段における入力端子は前記ラッチング手段における他
   方の段の出力端子へ接続されていることを特徴とする方
   式。 １１、オフセット補正を与える方式において、水平スキ
   ャン及び該水平スキャンのリトレースを発生する信号を
   与える手段、第１及び第２入力端及び第１及び第２出力
   端を持っている増幅器、前記第１入力端へ基準電圧を印
   加する手段、可変電圧と基準電圧との間の差を表す信号
   を前記増幅器の第１及び第２出力端上に得る為に前記水
   平スキャンの期間中に可変電圧を前記第２入力端へ印加
   する手段、前記リトレースの期間中にオフセット電圧を
   発生させる為に前記リトレースの期間中に前記基準電圧
   を前記第２入力端子へ印加する手段、前記水平スキャン
   の期間中に前記オフセット電圧を補償する為に前記水平
   スキャンの期間中に前記オフセット電圧を前記第１及び
   第２出力端へ印加させる手段、を有することを特徴とす
   る方式。 １２、特許請求の範囲第１１項において、水平スキャン
   の期間中にこの様な格納電圧を前記第１及び第２出力端
   へ印加させる為に前のリトレースの期間中に発生される
   オフセット電圧を各水平スキャンの期間中格納するラッ
   チ手段を有することを特徴とする方式。 １３、特許請求の範囲第１１項において、第１及び第２
   動作状態を持っており且つ可変電圧を前記第１入力端へ
   印加させる為に前記第１状態で動作可能であり且つ基準
   電圧を前記第２入力端へ印加させる為に前記第２状態で
   動作可能なスイッチング手段、前記スイッチング手段に
   動作結合されており水平スキャンの期間中に前記第１状
   態において前記スイッチング手段の動作を与え且つ前記
   水平リトレース期間中に前記第２状態において前記スイ
   ッチング手段の動作を与える手段、を有することを特徴
   とする方式。 １４、特許請求の範囲第１１項において、第１及び第２
   動作状態を持っており且つオフセット電圧を前記第１及
   び第２出力端へ印加させる為に第１状態で動作可能であ
   り且つオフセット電圧を前記第１及び第２出力端へ印加
   させることを防止すべく第２状態において動作可能なス
   イッチング手段、前記スイッチング手段に動作結合され
   ており水平スキャンの期間中に第１状態において前記ス
   イッチング手段の動作を与え且つ水平リトレースの期間
   中に第２状態において前記スイッチング手段の動作を与
   える手段を有することを特徴とする方式。 １５、オフセット補正を与える方式において、繰返し態
   様で第１期間中に情報の発生を与え且つ第２期間中に情
   報のブランキングを与える手段、第１及び第２入力端及
   び第１及び第２出力端を持った増幅器、基準電圧を前記
   第１入力端へ印加する手段、基準電圧と可変電圧との間
   の差を表す電圧を前記第１及び第２出力端上に発生させ
   る為に第１期間中に可変電圧を前記第２入力端子へ印加
   する手段、オフセット電圧の発生を得る為に第２期間中
   に基準電圧を前記第２入力端子へ印加する手段、前記第
   １及び第２出力端においてこの様なオフセット電圧を補
   償する方向で第１期間中にオフセット電圧を前記第１及
   び第２出力端へ印加する手段、を有することを特徴とす
   る方式。 １６、特許請求の範囲第１５項において、その前の各第
   ２期間中に発生されたオフセット電圧を各第１期間中に
   格納する手段を有しており、前記格納手段は第１期間中
   にオフセット電圧を前記第１及び第２出力端へ印加する
   手段内に設けられていることを特徴とする方式。 １７、オフセット補正を与える方式において、増幅器、
   前記増幅器から出力を得る為に第１期間内に前記増幅器
   へ入力信号を周期的に印加する手段、オフセット補正電
   圧を得る為に前記第１期間とは異なる第２期間内に前記
   増幅器を周期的に短絡させる手段、前記増幅器からの出
   力におけるオフセット電圧を補償する方向で前記第１期
   間中において前記増幅器からの出力オフセット補正電圧
   を周期的に印加する手段、を有することを特徴とする方
   式。 １８、特許請求の範囲第１７項において、前記第１期間
   において前記オフセット電圧に対応する電荷を格納する
   手段を有しており、前記補償手段が前記格納電荷に応答
   して前記補償電圧を前記増幅器からの出力へ印加するこ
   とを特徴とする方式。 １９、特許請求の範囲第１８項において、第２期間にお
   いて前記増幅器からの出力端において発生されたオフセ
   ット電圧に従って第２期間における格納エネルギを周期
   的に調節する手段を有することを特徴とする方式。 ２０、特許請求の範囲第１９項において、前記調節手段
   は第２期間中にオフセット電圧の極性及び大きさに従っ
   て二進信号を発生するべく第２期間においてデジタル的
   に動作可能であり、前記格納手段は前記二進信号に応答
   してこの様な二進信号に従って第２期間内に格納電荷を
   調節することを特徴とする方式。 ２１、特許請求の範囲第２０項において、第２期間中に
   前記増幅器からの出力へ前記格納電荷が印加されること
   を防止する手段を有することを特徴とする方式。 ２２、オフセット補正を与える方式において、入力端と
   出力端とを持った増幅器、前記増幅器から出力を得る為
   に第１期間中に前記増幅器の入力端へ入力信号を周期的
   に印加する手段、前記増幅器におけるオフセットを表す
   デジタル出力を前記増幅器から得る為に前記第１期間と
   は異なる第２期間において前記入力端を周期的に短絡さ
   せる手段、格納手段、前記第２期間の次々のものにおい
   て前記増幅器からのデジタル出力に従って前記格納手段
   内にエネルギの蓄積を与える手段、前記増幅器の出力端
   におけるオフセットを補償する為に前記第１期間の次々
   のものにおいて前記増幅器の出力端へ前記格納手段から
   のエネルギを印加する手段、を有することを特徴とする
   方式。 ２３、特許請求の範囲第２２項において、基準電圧を与
   える手段が設けられており、前記増幅器は前記第１期間
   における前記入力電圧と基準電圧との間の差に周期的に
   応答してこの様な差に従って前記増幅器からの出力を与
   え、前記短絡手段は前記第２期間中に前記増幅器の入力
   端へ前記基準電圧を印加すべく動作可能であることを特
   徴とする方式。 ２４、特許請求の範囲第２３項において、前記第２期間
   中に前記格納手段からのエネルギが前記増幅器の出力端
   へ印加されることを防止する手段、前記第１期間中に前
   記増幅器からの出力が前記格納手段へ印加されることを
   防止する手段、を有することを特徴とする方式。 ２５、特許請求の範囲第１項において、前記増幅器は差
   動増幅器であることを特徴とする方式。 ２６、特許請求の範囲第７項において、前記増幅器は差
   動増幅器であることを特徴とする方式。 ２７、特許請求の範囲第１１項において、前記増幅器は
   差動増幅器であることを特徴とする方式。 ２８、特許請求の範囲第１６項において、前記増幅器は
   差動増幅器であることを特徴とする方式。 ２９、特許請求の範囲第１８項において、前記増幅器は
   差動増幅器であることを特徴とする方式。 ３０、特許請求の範囲第２２項において、前記増幅器は
   差動増幅器であることを特徴とする方式。