JPS63100810A - 差動型コンパレ−タ - Google Patents
差動型コンパレ−タInfo
- Publication number
- JPS63100810A JPS63100810A JP61245691A JP24569186A JPS63100810A JP S63100810 A JPS63100810 A JP S63100810A JP 61245691 A JP61245691 A JP 61245691A JP 24569186 A JP24569186 A JP 24569186A JP S63100810 A JPS63100810 A JP S63100810A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- gate
- period
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＡＤ変換等に用いられる差動型コンパレータ
に関する。
に関する。
（発明の概要〕
本発明は差動型コンパレータに関し、差動回路のオフセ
ント電流を検出し、この電流を補正する回路を設けるこ
とによって高精度のコンパレートを実現できるようにし
たものである。
ント電流を検出し、この電流を補正する回路を設けるこ
とによって高精度のコンパレートを実現できるようにし
たものである。
いわゆる差動型コンパレータは例えば第３図に示すよう
に構成されている。図において参照電位ＶＲＦの供給さ
れる端子（３１）と入力電位ＶＩＮの供給される端子（
３２）とがそれぞれＭＯ３ｉ子（３３）（３４）のゲー
トに接続され、このＭＯ３素子（３３）（３４）のソー
スが互いに接続されこの接続中点が定電流源（３５）を
通じて接地される。またＭＯ３素子（３３） （３４
）のドレインがそれぞれ抵抗器（３６） （３７）を
通じて電源端子（３８）に接続されると共に、このドレ
インからそれぞれ出力端子（３９） （４０）が導出
される。
に構成されている。図において参照電位ＶＲＦの供給さ
れる端子（３１）と入力電位ＶＩＮの供給される端子（
３２）とがそれぞれＭＯ３ｉ子（３３）（３４）のゲー
トに接続され、このＭＯ３素子（３３）（３４）のソー
スが互いに接続されこの接続中点が定電流源（３５）を
通じて接地される。またＭＯ３素子（３３） （３４
）のドレインがそれぞれ抵抗器（３６） （３７）を
通じて電源端子（３８）に接続されると共に、このドレ
インからそれぞれ出力端子（３９） （４０）が導出
される。
従ってこの回路において、入力電位ＶＩＮが参照電位Ｖ
ＲＰより少しでも高いときはＭＯ５ｆｆｉ子（３４）が
オン（３３）がオフとなって出力端子（３９）に塩出さ
れる出力電位ＶＯＴが高電位になる。また入力電位ＶＩ
Ｎが参照電位ｖＲｐより少しでも低いときは出力電位ｖ
ｏ’ｒが低電位になる。なお出力端子（４０）には上述
と逆の変化をする反転の出力電位ＶＯＴが取出される。
ＲＰより少しでも高いときはＭＯ５ｆｆｉ子（３４）が
オン（３３）がオフとなって出力端子（３９）に塩出さ
れる出力電位ＶＯＴが高電位になる。また入力電位ＶＩ
Ｎが参照電位ｖＲｐより少しでも低いときは出力電位ｖ
ｏ’ｒが低電位になる。なお出力端子（４０）には上述
と逆の変化をする反転の出力電位ＶＯＴが取出される。
ところがこの回路において、入力電位ＶＩＮと参照電位
ＶＲＦが等しいときは、本来は２つの出力電位がＶＯＴ
”ＶＯＴとなるはずである。しかしながら上述の回路に
おいて、ＭＯＳ素子（３３） （３４）のスレショル
ド電圧ｖ ｔｈ、相互コンダクタンス８ｍ１抵抗器（３
６） （３７）の抵抗値のばらつき等によって、必ず
しもＶＯＴ−ＶＯＴとならない、すなわち無視できない
入力換算雑音が存在し、このためこの回路を高精度のＡ
Ｄ変換回路等に使用することができなかった。
ＶＲＦが等しいときは、本来は２つの出力電位がＶＯＴ
”ＶＯＴとなるはずである。しかしながら上述の回路に
おいて、ＭＯＳ素子（３３） （３４）のスレショル
ド電圧ｖ ｔｈ、相互コンダクタンス８ｍ１抵抗器（３
６） （３７）の抵抗値のばらつき等によって、必ず
しもＶＯＴ−ＶＯＴとならない、すなわち無視できない
入力換算雑音が存在し、このためこの回路を高精度のＡ
Ｄ変換回路等に使用することができなかった。
以上述べたように従来の技術では、入力換算雑音によっ
て高精度のコンパレートを行うごとができないなどの問
題点があった。
て高精度のコンパレートを行うごとができないなどの問
題点があった。
本発明は、差動接続された一方及び他方の能動素子（３
１（５１に入力電位ＶＩＮと参照電位ＶＲＦが供給され
てなる差動型コンパレータにおいて、不要期間に上記一
方及び他方の能動素子に共通に上記参照電位を供給し、
この期間に出力に流される電流を第２の差動接続された
能動素子（１３） （１５）の回路に記憶し、有効期
間にこの記憶された電流を上記出力から減算するように
した差動型コンパレータである。
１（５１に入力電位ＶＩＮと参照電位ＶＲＦが供給され
てなる差動型コンパレータにおいて、不要期間に上記一
方及び他方の能動素子に共通に上記参照電位を供給し、
この期間に出力に流される電流を第２の差動接続された
能動素子（１３） （１５）の回路に記憶し、有効期
間にこの記憶された電流を上記出力から減算するように
した差動型コンパレータである。
これによれば、不要期間に回路のオフセット電流が検出
され、有効期間にこの電流が補正されることによって入
力換算雑音が除去されるので、極めて高精度のコンパレ
ートを行うことができる。
され、有効期間にこの電流が補正されることによって入
力換算雑音が除去されるので、極めて高精度のコンパレ
ートを行うことができる。
第１図において、参照電位ＶＲＦの供給される端子（１
）がＭＯＳ素子（２）のゲートに接続されると共に、入
力電位ＶＩＮの供給される端子（３）がゲート回路（４
）を通じてＭＯＳ素子（５）のゲートに接続され、さら
に端子（１１がゲート回路（６）を通じてＭＯＳ素子（
５）のゲートに接続される。またＭＯＳ素子（２） （
５）のソースが互いに接続されこの接続中点が定電流源
（７）を通じて接地される。さらにＭＯＳ素子（２）
＋５１のドレインがそれぞれ抵抗器＋８） （’１１を
通じ°ζ電源端子（１０）に接続されると共に、このド
レインからそれぞれ出力端子（１１） （１２）が導
出される。
）がＭＯＳ素子（２）のゲートに接続されると共に、入
力電位ＶＩＮの供給される端子（３）がゲート回路（４
）を通じてＭＯＳ素子（５）のゲートに接続され、さら
に端子（１１がゲート回路（６）を通じてＭＯＳ素子（
５）のゲートに接続される。またＭＯＳ素子（２） （
５）のソースが互いに接続されこの接続中点が定電流源
（７）を通じて接地される。さらにＭＯＳ素子（２）
＋５１のドレインがそれぞれ抵抗器＋８） （’１１を
通じ°ζ電源端子（１０）に接続されると共に、このド
レインからそれぞれ出力端子（１１） （１２）が導
出される。
さらにこの回路において、ＭＯＳ素子（２）と出力端子
（１１）との接続点がＭＯＳ素子（１３）のドレインに
接続されると共にゲート回路（１４）を通じてＭＯ３ｉ
子（１３）のゲートに接続され、またＭＯＳ素子（８）
と出力端子（１２）との接続点がＭＯＳ素子（１５）の
ドレインに接続されると共にゲート回路（１６）を通じ
てＭＯＳ素子（１５）のゲートに接続され、Ｍ ＯＳ素
子（１３） （１５）のソースが互いに接続されこの
接続点が定電流源（１７）を通じて接地される。
（１１）との接続点がＭＯＳ素子（１３）のドレインに
接続されると共にゲート回路（１４）を通じてＭＯ３ｉ
子（１３）のゲートに接続され、またＭＯＳ素子（８）
と出力端子（１２）との接続点がＭＯＳ素子（１５）の
ドレインに接続されると共にゲート回路（１６）を通じ
てＭＯＳ素子（１５）のゲートに接続され、Ｍ ＯＳ素
子（１３） （１５）のソースが互いに接続されこの
接続点が定電流源（１７）を通じて接地される。
そしてこの回路において、ゲート回路（４）が有効期間
φに導通されると共に、ゲート回路（６）（１４）（１
６）が不要期間子に導通される。
φに導通されると共に、ゲート回路（６）（１４）（１
６）が不要期間子に導通される。
この回路において、有効期間φにゲート回路（４）が導
通され他が遮断されると、端子（１１からの参照電位Ｖ
ＲＦと端子（３）からの入力電位Ｖｕｓ’）＜ＭＯＳ素
子＋２１１５）のゲートに供給されてコンパレートが行
われる。
通され他が遮断されると、端子（１１からの参照電位Ｖ
ＲＦと端子（３）からの入力電位Ｖｕｓ’）＜ＭＯＳ素
子＋２１１５）のゲートに供給されてコンパレートが行
われる。
これに対して不要期間Ｔにゲート回路（６１（１４）（
１６）が導通されゲート回路（４）が遮断されると、端
子（１１からの参照電位ＶＲＦがＭＯ５ｆｆｉ子（２１
＋５１（７） ケートに共通に供給され、このとき素子
のばらつき等によって発生されるオフセント電流がＭ
ＯＳ素子（１３） （１５）等の回路に供給される。
１６）が導通されゲート回路（４）が遮断されると、端
子（１１からの参照電位ＶＲＦがＭＯ５ｆｆｉ子（２１
＋５１（７） ケートに共通に供給され、このとき素子
のばらつき等によって発生されるオフセント電流がＭ
ＯＳ素子（１３） （１５）等の回路に供給される。
そしてこの場合に、ゲート回路（１４） （１６）が
導通されていることからＭＯＳ素子（１３） （１５
）はダイオード構成となり、上述のオフセント電流がＭ
ＯＳ素子（１３） （１５）に流されると共にこれに
対応する電圧がＭＯＳ素子（１３） （１５）のゲー
ト容量に充電される。
導通されていることからＭＯＳ素子（１３） （１５
）はダイオード構成となり、上述のオフセント電流がＭ
ＯＳ素子（１３） （１５）に流されると共にこれに
対応する電圧がＭＯＳ素子（１３） （１５）のゲー
ト容量に充電される。
これによってこの後の有効期間φにゲート回路（４）が
導通され他が遮断されると、ＭＯ３ｆｆｉ子（１３）（
１５）にはゲート容量に充電された電圧によって不要期
間Ｔと同じ電流が流れ続け、この気流が出力端子（１１
） （１２）に取出される信号から減算されることに
よって出力端子（１１） （１２）には上述のオフセ
ットの除去された出力電位ＶＯＴ、 ＶＯＴが出力さ
れる。
導通され他が遮断されると、ＭＯ３ｆｆｉ子（１３）（
１５）にはゲート容量に充電された電圧によって不要期
間Ｔと同じ電流が流れ続け、この気流が出力端子（１１
） （１２）に取出される信号から減算されることに
よって出力端子（１１） （１２）には上述のオフセ
ットの除去された出力電位ＶＯＴ、 ＶＯＴが出力さ
れる。
従ってこの回路において、有効期間φにＶ ＩＮ ＝Ｖ
ＲＦになると、出力端子（１１） （１２）にはＶ
ＯＴ ＝ＶＯＴの信号が出力され、いわゆる入力換算雑
音の除去された高精度のコンパレート出力を得ることが
できる。
ＲＦになると、出力端子（１１） （１２）にはＶ
ＯＴ ＝ＶＯＴの信号が出力され、いわゆる入力換算雑
音の除去された高精度のコンパレート出力を得ることが
できる。
こうしてコンパレートが行われるわけであるが、上述の
回路によれば有効期間に入力換算雑音が除去され高精度
のコンパレートを行うことができるので、これを用いて
高精度、高分解能のＡＤ変換回路等を得ることができる
。
回路によれば有効期間に入力換算雑音が除去され高精度
のコンパレートを行うことができるので、これを用いて
高精度、高分解能のＡＤ変換回路等を得ることができる
。
また上述の回路において、入力換算雑音が逐時除去され
るので、いわゆる１／ｆノイズが除去され、Ｓ／Ｎを向
上させることができる。
るので、いわゆる１／ｆノイズが除去され、Ｓ／Ｎを向
上させることができる。
さらに各素子のｖｔｈのばらつきが回路的に補正される
ので、ＭＯ３素子！２） （５１等のサイズを大きくし
てこのばらつきを減少させるなどの必要がなくなり、小
さいサイズの素子を用いてより高速の動作を行わせるこ
とができる。
ので、ＭＯ３素子！２） （５１等のサイズを大きくし
てこのばらつきを減少させるなどの必要がなくなり、小
さいサイズの素子を用いてより高速の動作を行わせるこ
とができる。
なお上述の回路でＭＯ３素子（１３） （１５）で構
成される補正回路はオフセントの吸収り１作だけなので
小さいサイズの素子を用いることができ、この補正回路
を小さい範囲で小さい消費電力で実現することができる
。
成される補正回路はオフセントの吸収り１作だけなので
小さいサイズの素子を用いることができ、この補正回路
を小さい範囲で小さい消費電力で実現することができる
。
さらに第２図は、上述の抵抗器ｆ８１ （９）の代わり
にＭＯ３素子（２１） （２２）によるカレントミラ
ーを用いてさらに高利得の回路を構成した場合で、この
場合にＭＯ３素子（１３）に供給される電圧を電源電圧
Ｖｃｃのｌ／２、またＭ ＯＳ素子（１３） （１５
）のドレイン間にもカレントミラー（ＭＯ５素子（２４
） （２５） ）を設けることによって、Ｖ ｃｃ／
２を中心とした論理出力を得ることができる。なお図
の例では出力端子（１２）には反転の電流出力１０Ｔが
出力される。
にＭＯ３素子（２１） （２２）によるカレントミラ
ーを用いてさらに高利得の回路を構成した場合で、この
場合にＭＯ３素子（１３）に供給される電圧を電源電圧
Ｖｃｃのｌ／２、またＭ ＯＳ素子（１３） （１５
）のドレイン間にもカレントミラー（ＭＯ５素子（２４
） （２５） ）を設けることによって、Ｖ ｃｃ／
２を中心とした論理出力を得ることができる。なお図
の例では出力端子（１２）には反転の電流出力１０Ｔが
出力される。
こうしてこの回路においても入力換算雑音が除去され、
高精度のコンパレートを行うことができる。
高精度のコンパレートを行うことができる。
〔発明の効果〕
この発明によれば、不要期間に回路のオフセット電流が
検出され、有効期間にこの電流が補正されることによっ
て入力換算雑音が除去されるので、極めて高精度のコン
パレートを行うことができるようになった。
検出され、有効期間にこの電流が補正されることによっ
て入力換算雑音が除去されるので、極めて高精度のコン
パレートを行うことができるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図は従来の技術の説明のための図である。 （１） （３１は端子、（２１（５） （１３） （
１５）はＭＯ３素子、（４１（６１（１４） （１６
）はゲート回路、（７１（１７）は定電流源、ｆ８）
（９）は抵抗器、（ｌＯ）は電源端子、（１１）（１２
）は出力端子である。
めの図、第３図は従来の技術の説明のための図である。 （１） （３１は端子、（２１（５） （１３） （
１５）はＭＯ３素子、（４１（６１（１４） （１６
）はゲート回路、（７１（１７）は定電流源、ｆ８）
（９）は抵抗器、（ｌＯ）は電源端子、（１１）（１２
）は出力端子である。
Claims (1)
- 【特許請求の範囲】 差動接続された一方及び他方の能動素子に入力電位と参
照電位が供給されてなる差動型コンパレータにおいて、 不要期間に上記一方及び他方の能動素子に共通に上記参
照電位を供給し、 この期間に出力に流される電流を第２の差動接続された
能動素子の回路に記憶し、 有効期間にこの記憶された電流を上記出力から減算する
ようにした差動型コンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245691A JPS63100810A (ja) | 1986-10-16 | 1986-10-16 | 差動型コンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245691A JPS63100810A (ja) | 1986-10-16 | 1986-10-16 | 差動型コンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100810A true JPS63100810A (ja) | 1988-05-02 |
Family
ID=17137376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245691A Pending JPS63100810A (ja) | 1986-10-16 | 1986-10-16 | 差動型コンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100810A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157606A (ja) * | 1987-08-05 | 1989-06-20 | Brooktree Corp | 比較器におけるオフセット電圧補償方式 |
| US5311085A (en) * | 1991-04-15 | 1994-05-10 | U.S. Philips Corporation | Clocked comparator with offset-voltage compensation |
| JP2004523932A (ja) * | 2000-09-18 | 2004-08-05 | スカイワークス ソリューションズ，インコーポレイテッド | ＧｍＣフィルタおよびこのフィルタによって導出される不要な信号の抑制方法 |
-
1986
- 1986-10-16 JP JP61245691A patent/JPS63100810A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157606A (ja) * | 1987-08-05 | 1989-06-20 | Brooktree Corp | 比較器におけるオフセット電圧補償方式 |
| US5311085A (en) * | 1991-04-15 | 1994-05-10 | U.S. Philips Corporation | Clocked comparator with offset-voltage compensation |
| JP2004523932A (ja) * | 2000-09-18 | 2004-08-05 | スカイワークス ソリューションズ，インコーポレイテッド | ＧｍＣフィルタおよびこのフィルタによって導出される不要な信号の抑制方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102672983B1 (ko) | 고선형 입력 및 출력 레일-투-레일 증폭기 | |
| US4918399A (en) | Common mode sensing and control in balanced amplifier chains | |
| EP0337444B1 (en) | Mos voltage to current converter | |
| JPH0354485B2 (ja) | ||
| JPH05346441A (ja) | コンパレータ | |
| US4884039A (en) | Differential amplifier with low noise offset compensation | |
| JP2001185964A (ja) | カレントミラー回路および演算増幅器 | |
| US5043652A (en) | Differential voltage to differential current conversion circuit having linear output | |
| JPS6213843B2 (ja) | ||
| US5703477A (en) | Current driver circuit with transverse current regulation | |
| JP2884896B2 (ja) | 差動演算増幅器 | |
| JPS61193521A (ja) | Ａｄ変換回路 | |
| Carrillo et al. | CMOS low-voltage indirect current feedback instrumentation amplifiers with improved performance | |
| JP2004304632A (ja) | パワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路 | |
| JPH09105763A (ja) | コンパレータ回路 | |
| JP2505390B2 (ja) | 差動増幅回路 | |
| JPH07154216A (ja) | 電圧比較器 | |
| JPH06232654A (ja) | 演算増幅回路 | |
| JP3305407B2 (ja) | Ｇｍ−Ｃフィルタ | |
| JPH0263205A (ja) | 増幅回路 | |
| JP4099001B2 (ja) | 電圧／電流変換回路 | |
| JPH09153747A (ja) | 差動増幅器の同相電圧帰還回路 | |
| US6114893A (en) | Gain stage with improved power supply rejection | |
| JPH0669769A (ja) | 比較器 | |
| JPS60167517A (ja) | 電圧比較回路 |