JPH01158757A - 回路実装構造 - Google Patents
回路実装構造Info
- Publication number
- JPH01158757A JPH01158757A JP62316205A JP31620587A JPH01158757A JP H01158757 A JPH01158757 A JP H01158757A JP 62316205 A JP62316205 A JP 62316205A JP 31620587 A JP31620587 A JP 31620587A JP H01158757 A JPH01158757 A JP H01158757A
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- JP
- Japan
- Prior art keywords
- power supply
- circuit
- board
- circuit board
- supply voltage
- Prior art date
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- Pending
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- Containers, Films, And Cooling For Superconductive Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は計算機等の回路実装構造に関するもので、特に
、超伝導材料の応用に関する。
、超伝導材料の応用に関する。
計算機実装系等の実装密度を向上するには回路基板を積
層（スタック）して３次元実装構造とすることが有効で
ある。このような計算機実装系の究極的な姿の−っは上
記の回路基板とシリコン等の半導体ウェーハでウェーハ
スケール集積回路として実現し、これらのウェーハを３
次元的にスタックした構造であると考えられる。Ｊ 、
Ｇｒｉｎｂｅｒｇ ＋Ｇ、Ｒ，Ｎｕｄｄ ａｎｄ Ｒ，
Ｄ、Ｅｔｃｈｅｌｌｓ、 ”Ａ ｃｅｌｌｕｌａｒ Ｖ
ＬＳＩａｒｃｈｉｔｅｃｔｕｒｅ、” ＩＥＥＥ Ｃｏ
ｍｐｕｔｅｒ、 ｖｏｌ、１７． ｎｏ、 １＋ｐｐ・
６９−８１． Ｊａｎｕａｒｙ １９８４にこのような
構造の一例が示されている。しかし、各回路基板の回路
集積度を高めるとこの回路基板に供給すべき電源電流が
増大し、電源基板での電圧降下が回路の正常動作を妨げ
るようになる。
層（スタック）して３次元実装構造とすることが有効で
ある。このような計算機実装系の究極的な姿の−っは上
記の回路基板とシリコン等の半導体ウェーハでウェーハ
スケール集積回路として実現し、これらのウェーハを３
次元的にスタックした構造であると考えられる。Ｊ 、
Ｇｒｉｎｂｅｒｇ ＋Ｇ、Ｒ，Ｎｕｄｄ ａｎｄ Ｒ，
Ｄ、Ｅｔｃｈｅｌｌｓ、 ”Ａ ｃｅｌｌｕｌａｒ Ｖ
ＬＳＩａｒｃｈｉｔｅｃｔｕｒｅ、” ＩＥＥＥ Ｃｏ
ｍｐｕｔｅｒ、 ｖｏｌ、１７． ｎｏ、 １＋ｐｐ・
６９−８１． Ｊａｎｕａｒｙ １９８４にこのような
構造の一例が示されている。しかし、各回路基板の回路
集積度を高めるとこの回路基板に供給すべき電源電流が
増大し、電源基板での電圧降下が回路の正常動作を妨げ
るようになる。
上記のように、電源基板での電圧降下が回路の正常動作
の妨げとなり、通常、正常動作を保証するために許容さ
れる電圧降下は電源電圧の数十分の一程度である。また
、回路当りの消費電力を低減するためには電源電圧を低
減することが有効である。この場合、許容される電源電
圧降下の絶対値はより小さくなる。このような電源電圧
降下を許容値以下に収めるためには電源基板の導体の抵
抗を小さくするためにその厚さを大きくする必要があり
、スタック構造における回路基板ピッチの低減が妨げら
れ、体積当りの回路実装密度の向上が妨げられる。
の妨げとなり、通常、正常動作を保証するために許容さ
れる電圧降下は電源電圧の数十分の一程度である。また
、回路当りの消費電力を低減するためには電源電圧を低
減することが有効である。この場合、許容される電源電
圧降下の絶対値はより小さくなる。このような電源電圧
降下を許容値以下に収めるためには電源基板の導体の抵
抗を小さくするためにその厚さを大きくする必要があり
、スタック構造における回路基板ピッチの低減が妨げら
れ、体積当りの回路実装密度の向上が妨げられる。
本発明は、電源基板の導体を超伝導材料で構成したこと
を特徴とする。
を特徴とする。
第１図しこおいて面積Ａの正方形の回路基板１に回路素
子２が面積当りの密度Ｄ＾でほぼ均等に実装され、この
回路の電源電圧がＶｓ、回路の正常動作が保証されるた
めの許容電源電圧降下がｒ・Ｖｓ、回路当りの動作電流
がＩｃであるものとする。また、この回路基板１に電源
を供給するため回路基板１とほぼ同面積の電源基板３が
回路基板１と対になって設けられ、電源基板３から回路
基板１には向かい合った面同志の間で電気接続が行なわ
れ、このような対がピッチｐでスタックされているもの
とする。電源基板３は電源電流とそのリターン電流を流
すため各々独立の導体層を構成要素として含み、各々の
導体層の厚さはｔ−ｐであり、また導体の比抵抗はρで
あり、電源基板３には辺４及び辺５から電源が給電され
ているものとする。電源基板の導体層には回路基板間の
信号接続等のための貫通孔を設ける必要があるが、その
径が十分小さいものとすると、電源基板３の中心部にお
ける電源電圧降下ＶＤは電源電流を流す層とリターン電
流を流す層のそれぞれにおける値を加算し、下式（１）
で表わされる。
子２が面積当りの密度Ｄ＾でほぼ均等に実装され、この
回路の電源電圧がＶｓ、回路の正常動作が保証されるた
めの許容電源電圧降下がｒ・Ｖｓ、回路当りの動作電流
がＩｃであるものとする。また、この回路基板１に電源
を供給するため回路基板１とほぼ同面積の電源基板３が
回路基板１と対になって設けられ、電源基板３から回路
基板１には向かい合った面同志の間で電気接続が行なわ
れ、このような対がピッチｐでスタックされているもの
とする。電源基板３は電源電流とそのリターン電流を流
すため各々独立の導体層を構成要素として含み、各々の
導体層の厚さはｔ−ｐであり、また導体の比抵抗はρで
あり、電源基板３には辺４及び辺５から電源が給電され
ているものとする。電源基板の導体層には回路基板間の
信号接続等のための貫通孔を設ける必要があるが、その
径が十分小さいものとすると、電源基板３の中心部にお
ける電源電圧降下ＶＤは電源電流を流す層とリターン電
流を流す層のそれぞれにおける値を加算し、下式（１）
で表わされる。
■Ｄ−（ρ・ＤΔ・ＩＣ−Ａ）／（４ｔ−Ｐ）・・・（
１） この電源電圧降下Ｖｏが許容電源電圧降下ｒ・Ｖｓ以下
でなければならないことから、第１の実装構造における
体積当りの回路実装密度ＤＡ／Ｐは下式（２）で与えら
れる。
１） この電源電圧降下Ｖｏが許容電源電圧降下ｒ・Ｖｓ以下
でなければならないことから、第１の実装構造における
体積当りの回路実装密度ＤＡ／Ｐは下式（２）で与えら
れる。
ＤＡ／ｐ≦ （４ｔ −ｒ ・ Ｖｓ） ／ （ρ ・
ＩＣ−Ａ）・・・（２） 従って電源層の導体の比抵抗ρが有限の値を持てば第１
図の実装構造における体積当りの回路実装密度ＤＡ／Ｔ
）には上限が存在する。この限界は電源基板３への給電
を行なう辺の数を増したり、基板の形を変えたりすれば
変化するが、上記（２）の値より桁違いに小さくなるこ
とはない。上記の上限値の一例を示すと次のようになる
。
ＩＣ−Ａ）・・・（２） 従って電源層の導体の比抵抗ρが有限の値を持てば第１
図の実装構造における体積当りの回路実装密度ＤＡ／Ｔ
）には上限が存在する。この限界は電源基板３への給電
を行なう辺の数を増したり、基板の形を変えたりすれば
変化するが、上記（２）の値より桁違いに小さくなるこ
とはない。上記の上限値の一例を示すと次のようになる
。
電源層の導体がほぼ純粋な銅である場合、その比抵抗ρ
は常温において約１．７２ Ｘ １０−８Ω・ｍである
。電源電流を流す層とリターン電流を流す層の導体の厚
さの合計は回路基板・電源基板対のピッチｐを越えるこ
とはできないので導体層の厚さｔ−ｐは１／２・ｐが上
限である。回路基板。
は常温において約１．７２ Ｘ １０−８Ω・ｍである
。電源電流を流す層とリターン電流を流す層の導体の厚
さの合計は回路基板・電源基板対のピッチｐを越えるこ
とはできないので導体層の厚さｔ−ｐは１／２・ｐが上
限である。回路基板。
回路素子、冷却構造体等の厚さが無視でき、電源基板の
導体の厚さを上記の値に限りなく近く選ぶものとし、回
路の電源電圧Ｖｓが０．３ ｖ、許容電源電圧降下ｒ・
Ｖｓが０．０３Ｖ、回路の動作電流Ｉｃが１０ｍＡ、回
路基板の面積Ａが３０印×３０■である場合、体積当り
の回路実装密度ＤＡ／ｐの上限は３．９ Ｘ １０６／
リツ１〜ル、すなわち約４００万回路／リッ１〜ルとな
る。現在すでに汎用大型計算機の中央処理装置の回路数
は１プロセッサ当り数十万以上であることから、上記の
制約は計算機の実装密度を向上する上で大きな問題とな
り得ることがわかる。
導体の厚さを上記の値に限りなく近く選ぶものとし、回
路の電源電圧Ｖｓが０．３ ｖ、許容電源電圧降下ｒ・
Ｖｓが０．０３Ｖ、回路の動作電流Ｉｃが１０ｍＡ、回
路基板の面積Ａが３０印×３０■である場合、体積当り
の回路実装密度ＤＡ／ｐの上限は３．９ Ｘ １０６／
リツ１〜ル、すなわち約４００万回路／リッ１〜ルとな
る。現在すでに汎用大型計算機の中央処理装置の回路数
は１プロセッサ当り数十万以上であることから、上記の
制約は計算機の実装密度を向上する上で大きな問題とな
り得ることがわかる。
本発明では、電源層の導体を超伝導材料で構成したこと
により、式（２）で与えられる上限が除去される。
により、式（２）で与えられる上限が除去される。
上記の上限においてピッチｐが約４ｍｍで導体の厚さｔ
−ｐが２＋ｎｍの場合、回路基板当りの回路数は１．４
Ｘ １０６、回路基板に給電されるべき電源電流は１
．４Ｘ１０４Ａ、電源基板の電源導体及びリターン側導
体にそれぞれ一辺から７Ｘ１０”Ａで、電源導体の電流
密度は１．２ ｘ １０８Ａ／ａｆｌである。従って、
本発明の１実施例では、臨界電流密度が１．２ Ｘ １
０”Ａ／ｃＪより大きい超伝導材料を電源基板の導体層
に使用し、導体の厚さを２０μｍに選ぶことにより、上
記の銅を用いた場合と比較して回路実装密度を１００倍
向上する事を可能とする。
−ｐが２＋ｎｍの場合、回路基板当りの回路数は１．４
Ｘ １０６、回路基板に給電されるべき電源電流は１
．４Ｘ１０４Ａ、電源基板の電源導体及びリターン側導
体にそれぞれ一辺から７Ｘ１０”Ａで、電源導体の電流
密度は１．２ ｘ １０８Ａ／ａｆｌである。従って、
本発明の１実施例では、臨界電流密度が１．２ Ｘ １
０”Ａ／ｃＪより大きい超伝導材料を電源基板の導体層
に使用し、導体の厚さを２０μｍに選ぶことにより、上
記の銅を用いた場合と比較して回路実装密度を１００倍
向上する事を可能とする。
本発明によれば、スタック実装における電源電圧降下の
問題が回避できるため、低電源電圧で動作する高速回路
を高密度で実装できる効果がある。
問題が回避できるため、低電源電圧で動作する高速回路
を高密度で実装できる効果がある。
第１図は本発明の回路実装構造を示す図である。
１・・・回路基板、２・・・回路素子、３・・・電源基
板、４・・・電源給電辺、５・・・電源給電力辺。
板、４・・・電源給電辺、５・・・電源給電力辺。
Claims (1)
- １、複数の回路素子と、これらの素子間を接続する信号
配線と、これらの素子に電源を給電する電源配線を含む
面状の構造体を、その面にほぼ垂直な方向に複数組配置
し、上記の電源配線の少なくとも一部を超伝導物質で形
成したことを特徴とする回路実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316205A JPH01158757A (ja) | 1987-12-16 | 1987-12-16 | 回路実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316205A JPH01158757A (ja) | 1987-12-16 | 1987-12-16 | 回路実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158757A true JPH01158757A (ja) | 1989-06-21 |
Family
ID=18074469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62316205A Pending JPH01158757A (ja) | 1987-12-16 | 1987-12-16 | 回路実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567330A (en) * | 1992-12-15 | 1996-10-22 | E. I. Du Pont De Nemours And Company | Electrical interconnect structures and processes |
| JP2009118905A (ja) * | 2007-11-12 | 2009-06-04 | Uekyu Shoten:Kk | テーブルこたつ用椅子 |
-
1987
- 1987-12-16 JP JP62316205A patent/JPH01158757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567330A (en) * | 1992-12-15 | 1996-10-22 | E. I. Du Pont De Nemours And Company | Electrical interconnect structures and processes |
| JP2009118905A (ja) * | 2007-11-12 | 2009-06-04 | Uekyu Shoten:Kk | テーブルこたつ用椅子 |
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