JPH01158759A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH01158759A JPH01158759A JP62318012A JP31801287A JPH01158759A JP H01158759 A JPH01158759 A JP H01158759A JP 62318012 A JP62318012 A JP 62318012A JP 31801287 A JP31801287 A JP 31801287A JP H01158759 A JPH01158759 A JP H01158759A
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- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
本発明は半導体記憶装置の製造方法、特に溝掘り技術を
応用した蓄積容量（トレンチキャパシタ）を有する高集
積、高性能のＭＯＳダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）セルの溝部の形成方法に関し、 ＲＩＥ法等の異方性エツチングに依存することなく、溝
部の底部を開口し、その製造工程における余裕度の向上
を図ることを目的とし、半導体基板に溝部を選択的に形
成する工程と、前記溝部を設けた半導体基板に第１の絶
縁膜を形成する工程と、 前記溝部の底部の前記第１の！＠縁膜（１４）上に第２
の絶縁膜を形成する工程と、 前記溝部の第２の絶縁膜をマスクにして、前記第１の絶
縁膜を選択的に除去する工程と、前記半導体基板を熱処
理をして、第３の絶縁膜を形成する工程と、 前記第２の絶縁膜と第１の絶縁膜とを除去する工程と、
前記溝部（１２）内に蓄積容量（Ｃｃ）を形成する工程
とを有することを含み構成する。
応用した蓄積容量（トレンチキャパシタ）を有する高集
積、高性能のＭＯＳダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）セルの溝部の形成方法に関し、 ＲＩＥ法等の異方性エツチングに依存することなく、溝
部の底部を開口し、その製造工程における余裕度の向上
を図ることを目的とし、半導体基板に溝部を選択的に形
成する工程と、前記溝部を設けた半導体基板に第１の絶
縁膜を形成する工程と、 前記溝部の底部の前記第１の！＠縁膜（１４）上に第２
の絶縁膜を形成する工程と、 前記溝部の第２の絶縁膜をマスクにして、前記第１の絶
縁膜を選択的に除去する工程と、前記半導体基板を熱処
理をして、第３の絶縁膜を形成する工程と、 前記第２の絶縁膜と第１の絶縁膜とを除去する工程と、
前記溝部（１２）内に蓄積容量（Ｃｃ）を形成する工程
とを有することを含み構成する。
本発明は半導体記憶装置の製造方法に関するものであり
、更に詳しく言えば、溝掘り技術を応用した蓄積容量（
トレンヂギャパシク）を有する高集積、高性能のＭＯＳ
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル
の溝部の形成方法に関するものである。
、更に詳しく言えば、溝掘り技術を応用した蓄積容量（
トレンヂギャパシク）を有する高集積、高性能のＭＯＳ
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル
の溝部の形成方法に関するものである。
〔従来の技術］
第２．３図は従来例に係る説明図である。
第２図（ａ）はＭＯ３ＤＲΔＭセルの電気回路。
図である。図において、Ｔはデータ（電荷）を転送する
Ｍｏ５ｔ〜ランジスタ等により構成される転送トランジ
スタ、Ｃは電荷を蓄積する蓄積容量（トレンヂキャパシ
タ）、ＷＩ、はワード線、Ｂ Ｌはビット線である。な
お、６は蓄積電極、Ｙは誘電体膜、８ば対向電極である
。
Ｍｏ５ｔ〜ランジスタ等により構成される転送トランジ
スタ、Ｃは電荷を蓄積する蓄積容量（トレンヂキャパシ
タ）、ＷＩ、はワード線、Ｂ Ｌはビット線である。な
お、６は蓄積電極、Ｙは誘電体膜、８ば対向電極である
。
同図（ｂ）はｎチャンネル型ＭＯ３ＤＲＡＭセル構造を
示す断面図である。図において、１はｐ型エピタキシャ
ル層等のｐ型Ｓｉ基板、２はロコス法等により形成され
るフィールド酸化膜、３．４はＡｓ”イオン等を拡散し
て形成されるｎ＋不純物拡散層であり、転送１〜ランジ
スタＴのソース又はドレインである。
示す断面図である。図において、１はｐ型エピタキシャ
ル層等のｐ型Ｓｉ基板、２はロコス法等により形成され
るフィールド酸化膜、３．４はＡｓ”イオン等を拡散し
て形成されるｎ＋不純物拡散層であり、転送１〜ランジ
スタＴのソース又はドレインである。
５ａ、５ｂはワード線Ｗ Ｌの絶縁や蓄積容量Ｃの溝部
（１〜レンチ）２２を画定する絶縁膜であり、５ｉ０２
膜や５ｔ３Ｎ４膜等である。６はｐ型Ｓｉ基板１を選択
的に溝堀りした溝部２２に形成された蓄積電極であり、
ポリＳｉ膜に不純物イオンをドープして形成される電極
である。なお蓄積容量Ｃを構成する蓄積電極６である。
（１〜レンチ）２２を画定する絶縁膜であり、５ｉ０２
膜や５ｔ３Ｎ４膜等である。６はｐ型Ｓｉ基板１を選択
的に溝堀りした溝部２２に形成された蓄積電極であり、
ポリＳｉ膜に不純物イオンをドープして形成される電極
である。なお蓄積容量Ｃを構成する蓄積電極６である。
７ばＳｉＯ□膜や５ｉＪ４膜等の絶縁膜により形成され
る誘電体膜である。８はポリＳｉ膜に不純物イオンをド
ープして形成される電極であり、蓄積容量Ｃを構成する
対向電極である。なお対向電極８はｐ型Ｓｉ基板１に接
合されている。９は蓄積電極６と転送トランジスタＴの
ドレイン３とを電気的に接合する導電層であり、不純物
イオンをドープしたポリＳｉ膜等により形成される。１
０は導電層９を絶縁するＰＳＧ膜である。
る誘電体膜である。８はポリＳｉ膜に不純物イオンをド
ープして形成される電極であり、蓄積容量Ｃを構成する
対向電極である。なお対向電極８はｐ型Ｓｉ基板１に接
合されている。９は蓄積電極６と転送トランジスタＴの
ドレイン３とを電気的に接合する導電層であり、不純物
イオンをドープしたポリＳｉ膜等により形成される。１
０は導電層９を絶縁するＰＳＧ膜である。
ＢＬは不純物イオンを含有したポリＳｉ膜や、ボリザイ
ド膜、アルミ膜等により形成されるビット線である。
ド膜、アルミ膜等により形成されるビット線である。
第３図は従来例に係るＭＯ３ＤＲＡＭセルの問題点を説
明する図であり、蓄積容量Ｃを形成する溝部２２の形成
工程に係る図を示している。
明する図であり、蓄積容量Ｃを形成する溝部２２の形成
工程に係る図を示している。
図において、まず５ｉ０２膜５ｃを設げたｐ型Ｓ１基板
１を不図示レジスト膜をマスクとして、ＲＩＥ法等の異
方性エツチングにより、溝堀りをし、溝部２２を形成す
る（同図（ａ））。
１を不図示レジスト膜をマスクとして、ＲＩＥ法等の異
方性エツチングにより、溝堀りをし、溝部２２を形成す
る（同図（ａ））。
次に溝部２２を設けたｐ型Ｓ１基板１の全面に溝部２２
の素子間を画定する５ｉＯｚ膜５ｄをＣＶＤ法等により
形成する。なお、Ｌｌは５ｉＯ７膜５ｃの膜厚である（
同図（ｂ））。
の素子間を画定する５ｉＯｚ膜５ｄをＣＶＤ法等により
形成する。なお、Ｌｌは５ｉＯ７膜５ｃの膜厚である（
同図（ｂ））。
その後溝部２２の底部を開口するために該ｐ型Ｓｉ基板
１の全面をＲＩＥ／ｉ等により異方性エンチングして不
要のＳｉＯ２膜５ｄを除去する。なお、ｔ２はＲＩＥ法
等による異方性エンチング後のＳｉＯ□膜５ｃの膜厚で
ある。また膜厚ｔ２は膜ＪｉＸ ｔ、ｌ に比較して、
ｔＥ法等の買方性エンチングが過剰にされたためＬ２＜
ｔ、 となり、著しいときにはｔ２〈０となってＳｉ基
板１表面が荒らされてしまう。
１の全面をＲＩＥ／ｉ等により異方性エンチングして不
要のＳｉＯ２膜５ｄを除去する。なお、ｔ２はＲＩＥ法
等による異方性エンチング後のＳｉＯ□膜５ｃの膜厚で
ある。また膜厚ｔ２は膜ＪｉＸ ｔ、ｌ に比較して、
ｔＥ法等の買方性エンチングが過剰にされたためＬ２＜
ｔ、 となり、著しいときにはｔ２〈０となってＳｉ基
板１表面が荒らされてしまう。
これは溝部２２内のエツチング速度がＳｉ基板１の表面
より遅いことと、溝が深くなる程著しい。
より遅いことと、溝が深くなる程著しい。
ところで従来例によれば、蓄積電１ｃを形成する溝部２
２の底部は、該溝部２２を画定するＳｉＯ□膜５ｃを形
成した後、溝部２２の底部の３１０２膜５ＣをＲＩＥ法
等の異方性エツチングにより開口している。このため次
の様な問題がある。
２の底部は、該溝部２２を画定するＳｉＯ□膜５ｃを形
成した後、溝部２２の底部の３１０２膜５ＣをＲＩＥ法
等の異方性エツチングにより開口している。このため次
の様な問題がある。
■ＲＩＥ法等の異方性エツチングが過剰になるとＳｉ基
板１の表面に形成した５ｉＯｚ膜５Ｃが薄膜化（１２＞
１．）される。その著しいときにはＳｉＯ□膜５ｃが全
面除去され、Ｓｉ基板１表面がＲＩＥ法等の異方性エツ
チングに曝されて、該表面が荒らされ、後工程における
転送トランジスタＴの形成に与えるダメージが大きい。
板１の表面に形成した５ｉＯｚ膜５Ｃが薄膜化（１２＞
１．）される。その著しいときにはＳｉＯ□膜５ｃが全
面除去され、Ｓｉ基板１表面がＲＩＥ法等の異方性エツ
チングに曝されて、該表面が荒らされ、後工程における
転送トランジスタＴの形成に与えるダメージが大きい。
■ＲＩＥ法等の異方性エツチングが不足すると、溝部２
２の底部にＳｉＯ□膜５ｃが残留し、対向電極８とＳｉ
Ｏ□膜１との電気的接合が不完全となる。
２の底部にＳｉＯ□膜５ｃが残留し、対向電極８とＳｉ
Ｏ□膜１との電気的接合が不完全となる。
このようにして、７１４部形成に係る製造工程の余裕度
が少ないという欠点があり、微細、高集積化するＭＯ３
ＤＲＡＭセルを形成することができないという問題があ
る。
が少ないという欠点があり、微細、高集積化するＭＯ３
ＤＲＡＭセルを形成することができないという問題があ
る。
本発明は係る従来例の問題点に鑑み創作されたものであ
り、ＲＩＥ法等の異方性エツチングに依存することなく
、溝部の底部を開口し、その製造工程における余裕度の
向上を図ることを可能とする半導体記憶装置の製造方法
の提供を目的とする。
り、ＲＩＥ法等の異方性エツチングに依存することなく
、溝部の底部を開口し、その製造工程における余裕度の
向上を図ることを可能とする半導体記憶装置の製造方法
の提供を目的とする。
（問題点を解決するだめの手段］
本発明の半導体記憶装置の製造方法はその一実施例を第
１図に示すように半導体基板１１に溝部１２を選択的に
形成する工程と、 前記溝部１２を設けた半導体基板１１に第１の絶縁１１
！Ｊ１４を形成する工程と、 前記溝部１２の底部の前記第１の絶縁膜（１４）上に第
２の絶縁膜１５を形成する工程と、前記溝部１２の第２
の絶縁膜１５をマスクにして、前記第１の絶縁膜１４を
選択的に除去する工程と、 前記半導体基板１１を熱処理をして、第３の絶縁膜１６
を形成する工程と、 前記第２の絶縁膜１５と第一の絶縁膜１４とを除去する
工程と、前記溝部（１２）内に蓄積容量（Ｃｏ）を形成
する工程とを有することを特徴とし、上記目的を達成す
る。
１図に示すように半導体基板１１に溝部１２を選択的に
形成する工程と、 前記溝部１２を設けた半導体基板１１に第１の絶縁１１
！Ｊ１４を形成する工程と、 前記溝部１２の底部の前記第１の絶縁膜（１４）上に第
２の絶縁膜１５を形成する工程と、前記溝部１２の第２
の絶縁膜１５をマスクにして、前記第１の絶縁膜１４を
選択的に除去する工程と、 前記半導体基板１１を熱処理をして、第３の絶縁膜１６
を形成する工程と、 前記第２の絶縁膜１５と第一の絶縁膜１４とを除去する
工程と、前記溝部（１２）内に蓄積容量（Ｃｏ）を形成
する工程とを有することを特徴とし、上記目的を達成す
る。
（作 用〕
本発明によれば、半導体基板に溝堀りをした溝部に選択
的に薄い第１の絶縁膜と、第２の絶縁膜とを形成した後
に熱処理をして、厚い第３の絶縁膜を形成し、その後、
第２の絶縁膜、第１の絶縁膜とを等方性エツチングによ
り除去している。このため、溝部の側壁に絶縁膜を残留
させ、かつ溝部の底部を開口して、半導体基板の表面を
露出することが可能となる。
的に薄い第１の絶縁膜と、第２の絶縁膜とを形成した後
に熱処理をして、厚い第３の絶縁膜を形成し、その後、
第２の絶縁膜、第１の絶縁膜とを等方性エツチングによ
り除去している。このため、溝部の側壁に絶縁膜を残留
させ、かつ溝部の底部を開口して、半導体基板の表面を
露出することが可能となる。
これにより従来のような溝部の底部を開口するためのＲ
ＩＥ法等の異方性エンチングに依存することがないので
、半導体基板の表面を所定形状に維持することが可能と
なる。
ＩＥ法等の異方性エンチングに依存することがないので
、半導体基板の表面を所定形状に維持することが可能と
なる。
〔実施例］
次に図を参照しながら本発明の実施例について説明する
。
。
第１図は本発明の実施例に係る半導体記憶装置の製造方
法の説明図であり、本発明の実施例に係るＭＯ８ＤＲΔ
Ｍセルの形成工程図を示している。
法の説明図であり、本発明の実施例に係るＭＯ８ＤＲΔ
Ｍセルの形成工程図を示している。
図において、まずＳｉ基Ｆｉｌｌに不図示のレジス１〜
膜をマスクとして、選択的に溝部１２を形成する。なお
溝部１２は、ＲＩＥ法等の異方性エツチングにより行う
。また、そのドライエッヂング等に用いるエツチングガ
スはＣＣで４１０□等である（同図（ａ））。
膜をマスクとして、選択的に溝部１２を形成する。なお
溝部１２は、ＲＩＥ法等の異方性エツチングにより行う
。また、そのドライエッヂング等に用いるエツチングガ
スはＣＣで４１０□等である（同図（ａ））。
次に、溝部１２を設けたＳＩ基板１１の全面に膜厚１０
０人程鹿の薄いＳｉＯ□膜１３をＣＶＤ法等により形成
する（同図（ｂ））。
０人程鹿の薄いＳｉＯ□膜１３をＣＶＤ法等により形成
する（同図（ｂ））。
さらに、５ｉＯｚ膜１３上にｍｌ熱酸化性絶縁膜として
膜厚１０００人程度人程ｉ３Ｎａ膜１４を形成する（同
図（Ｃ））。
膜厚１０００人程度人程ｉ３Ｎａ膜１４を形成する（同
図（Ｃ））。
次いで、５ｌ−ａＮａ膜１４を形成した溝部１２に５Ｏ
Ｇ（スピン・オン・グラス）１５を塗布する。
Ｇ（スピン・オン・グラス）１５を塗布する。
なお、５ＯＣ１５は液粒状の５ｉＯｚ等であり、Ｓｉ基
板１１表面に比べて、溝部１２に多く入り込む。
板１１表面に比べて、溝部１２に多く入り込む。
その後Ｓｉ基板１１を熱処理して、ＳＯＣ；１５を固形
化する（同図（ｄ））。
化する（同図（ｄ））。
次に、Ｓｉ基板ＩＩの全面をＨＦ（フン酸）等のエンチ
ンダ液により等方性エンチングして、５ＯＧ１５を選択
的に除去する。このとき溝部２２に５ＯＧ１５が残留す
る（同図（ｅ））。
ンダ液により等方性エンチングして、５ＯＧ１５を選択
的に除去する。このとき溝部２２に５ＯＧ１５が残留す
る（同図（ｅ））。
その後、５ＯＧ１５をマスクにして、Ｓｉ基板１１をリ
ン酸等の水溶液により等方性エンヂングし、Ｓｉ３Ｎ４
膜１４を選択的に除去する。このとき溝部１２内に５ｉ
３Ｎｎ膜１４が残留する。また、その後５ＯＧＬ５をＨ
Ｆ等により除去してもよい（同図（ｆ））。
ン酸等の水溶液により等方性エンヂングし、Ｓｉ３Ｎ４
膜１４を選択的に除去する。このとき溝部１２内に５ｉ
３Ｎｎ膜１４が残留する。また、その後５ＯＧＬ５をＨ
Ｆ等により除去してもよい（同図（ｆ））。
さらに、Ｓｉ基板１１を熱処理して、膜厚１０００〜１
５００人程度のＳｉＯ□膜１６膜形６する（同図（ｇ）
）。
５００人程度のＳｉＯ□膜１６膜形６する（同図（ｇ）
）。
次いで、Ｓｉ３Ｎ４膜１４をリン酸等の水溶液に除去す
る。なお５ＯＧ１５も同時に除去することができる。そ
の後、先に形成した膜厚１００人程鹿のＳｉＯ□膜１３
をＨＦ等の水溶液によりウォッシュアウトする（同図（
ｈ））。
る。なお５ＯＧ１５も同時に除去することができる。そ
の後、先に形成した膜厚１００人程鹿のＳｉＯ□膜１３
をＨＦ等の水溶液によりウォッシュアウトする（同図（
ｈ））。
なお、これより後の形成工程については、特開昭６２−
２０８６６１号公報、特開昭６２−２１３２７３号公報
に記載されているように行う。従って、５ｉＯｚ膜１６
により画定された溝部１２かつ底部にＳｉ基板１１を露
出した溝部１２内に対向電極１７と、誘電体膜１８と、
蓄積電極１９とを形成して蓄積容量Ｃ６を構成する。さ
らに、転送トランジスタ形成領域を画定するフィールド
酸化膜２０と、不純物イオンを注入して形成される一対
の不純物拡散Ｎ（ソース又はドレイン）２１゜２３と、
ゲート電極Ｗ Ｌ ｏとを形成して転送トランジスタＴ
。を構成する。
２０８６６１号公報、特開昭６２−２１３２７３号公報
に記載されているように行う。従って、５ｉＯｚ膜１６
により画定された溝部１２かつ底部にＳｉ基板１１を露
出した溝部１２内に対向電極１７と、誘電体膜１８と、
蓄積電極１９とを形成して蓄積容量Ｃ６を構成する。さ
らに、転送トランジスタ形成領域を画定するフィールド
酸化膜２０と、不純物イオンを注入して形成される一対
の不純物拡散Ｎ（ソース又はドレイン）２１゜２３と、
ゲート電極Ｗ Ｌ ｏとを形成して転送トランジスタＴ
。を構成する。
次いでゲート電極Ｗ Ｌ ｏを絶縁膜２４により絶縁し
、その後蓄積電ＮＣｏと転送１〜ランジスタＴ。
、その後蓄積電ＮＣｏと転送１〜ランジスタＴ。
のドレイン２１とを導電層２５により接続し、その後Ｐ
ＳＧ膜２６により絶縁してピント線ＢＬを形成し、ＭＯ
３ＤＲＡＭセルを製造する（同図（ｊ））。
ＳＧ膜２６により絶縁してピント線ＢＬを形成し、ＭＯ
３ＤＲＡＭセルを製造する（同図（ｊ））。
このようにして、Ｓｉ基板１１に溝堀りをした溝部１２
に選択的に薄い（膜厚１００人程鹿の ５ｉＯｚ膜１３
と、５ｉＪ４膜１４と、５ＯＧ１５とを形成した後に熱
処理をして、厚いＳｉＯ□膜１６膜形６し、その後ＨＦ
（フッ酸）やリン酸等の等方性エツチングにより、５Ｏ
Ｇ１５、Ｓｉ３Ｎ、膜１４及びＳｉＯ２膜１３を順次除
去している。このため溝部１２の側壁に５ｉＯ７膜１３
やＳｉＯ２膜１６等の絶縁膜を残留させ、かつ溝部１２
の底部を開口して、Ｓｉ基板１１の表面を露出すること
が可能となる。
に選択的に薄い（膜厚１００人程鹿の ５ｉＯｚ膜１３
と、５ｉＪ４膜１４と、５ＯＧ１５とを形成した後に熱
処理をして、厚いＳｉＯ□膜１６膜形６し、その後ＨＦ
（フッ酸）やリン酸等の等方性エツチングにより、５Ｏ
Ｇ１５、Ｓｉ３Ｎ、膜１４及びＳｉＯ２膜１３を順次除
去している。このため溝部１２の側壁に５ｉＯ７膜１３
やＳｉＯ２膜１６等の絶縁膜を残留させ、かつ溝部１２
の底部を開口して、Ｓｉ基板１１の表面を露出すること
が可能となる。
これにより従来のような溝部１２の底部を開口するため
のＲＩＥ法等の異方性エツチングに依存することがない
のでＳｉ基板１１の表面を所定形状に維持することが可
能となる。
のＲＩＥ法等の異方性エツチングに依存することがない
のでＳｉ基板１１の表面を所定形状に維持することが可
能となる。
〔発明の効果］
以上説明したように本発明によれば、蓄積容量や転送ト
ランジスタを形成する溝部の底部の開口をＲ，ＩＥ法等
の異方性エツチングに依存することなく等注性エツチン
グにより開口することができる。このため所定形状の半
導体基板上に各トランジスタ素子を形成することが可能
となる。
ランジスタを形成する溝部の底部の開口をＲ，ＩＥ法等
の異方性エツチングに依存することなく等注性エツチン
グにより開口することができる。このため所定形状の半
導体基板上に各トランジスタ素子を形成することが可能
となる。
これにより、製造工程における余裕度の向上を図ること
ができ、超微細、高集積度の半導体記憶装置を製造する
ことが可能となる。
ができ、超微細、高集積度の半導体記憶装置を製造する
ことが可能となる。
第１図は本発明の実施例に係るＭＯ３ＤＲＡＭセルの形
成工程図、 第２図は従来例に係るＭＯ３ＤＲＡＭセルの説明図、 第３図は従来例に係るＭＯ３ＤＲＡＭセルの問題点を説
明する回である。 （符号の説明） １．１１・・・ｐ型Ｓｉ基板、Ｓｉ基板（半導体基板）
２．２０・・・フィールド酸化膜（フィールド絶縁膜）
、 ３．２１・・・ドレイン（不純物拡散層）、４．２３・
・・ソース（不純物拡散層）、５ ａ、 ５ ｂ、
５ ｃ、 ５ ｄ−３ｉＯｚ膜（絶縁膜）、１３．
２４・・・ＳｉＯ□膜（絶縁膜）、１４・・・Ｓｉ３Ｎ
４膜（第１の絶縁膜）、１５・・・ＳＯＧ’（第２の絶
縁膜）、１６・・・ＳｉＯ３膜（第３の絶縁膜）、６．
１９・・・蓄積電極、 ７．１８・・・誘電体膜、 ８．１７・・・対向電極、 ９．２５・・・導電層、 １０．２６・・・ＰＳＧ膜、 ２２．１２・・・溝部、 ＷＬ、ＷＬ。・・・ワード線（ゲート電極）、ＢＬ・・
・ビット線、 Ｔ、Ｔ、・・・転送トランジスタ、 Ｃ，Ｃ，・・・蓄積容量、 １、．１２・・・膜厚。 （千ノ ；千ζｊ子ごド叩ぐっ＼しｒ方るレイ９１コ１てイ剤−
るト４０ＳＤＲＡＭしじて２ＬにＤ子ｆＡ；ｒ％’Ｊ＠
第１ 図（才の２）
成工程図、 第２図は従来例に係るＭＯ３ＤＲＡＭセルの説明図、 第３図は従来例に係るＭＯ３ＤＲＡＭセルの問題点を説
明する回である。 （符号の説明） １．１１・・・ｐ型Ｓｉ基板、Ｓｉ基板（半導体基板）
２．２０・・・フィールド酸化膜（フィールド絶縁膜）
、 ３．２１・・・ドレイン（不純物拡散層）、４．２３・
・・ソース（不純物拡散層）、５ ａ、 ５ ｂ、
５ ｃ、 ５ ｄ−３ｉＯｚ膜（絶縁膜）、１３．
２４・・・ＳｉＯ□膜（絶縁膜）、１４・・・Ｓｉ３Ｎ
４膜（第１の絶縁膜）、１５・・・ＳＯＧ’（第２の絶
縁膜）、１６・・・ＳｉＯ３膜（第３の絶縁膜）、６．
１９・・・蓄積電極、 ７．１８・・・誘電体膜、 ８．１７・・・対向電極、 ９．２５・・・導電層、 １０．２６・・・ＰＳＧ膜、 ２２．１２・・・溝部、 ＷＬ、ＷＬ。・・・ワード線（ゲート電極）、ＢＬ・・
・ビット線、 Ｔ、Ｔ、・・・転送トランジスタ、 Ｃ，Ｃ，・・・蓄積容量、 １、．１２・・・膜厚。 （千ノ ；千ζｊ子ごド叩ぐっ＼しｒ方るレイ９１コ１てイ剤−
るト４０ＳＤＲＡＭしじて２ＬにＤ子ｆＡ；ｒ％’Ｊ＠
第１ 図（才の２）
Claims (2)
- （１）半導体基板（１１）に溝部（１２）を選択的に形
成する工程と、 前記溝部（１２）を設けた半導体基板（１１）に第１の
絶縁膜（１４）を形成する工程と、前記溝部（１２）の
底部の前記第１の絶縁膜（１４）上に第２の絶縁膜（１
５）を形成する工程と、 前記溝部（１２）の第２の絶縁膜（１５）をマスクにし
て、前記第１の絶縁膜（１４）を選択的に除去する工程
と、 前記半導体基板（１１）を熱処理をして、第３の絶縁膜
（１６）を形成する工程と、 前記第２の絶縁膜（１５）と第１の絶縁膜（１４）とを
除去する工程と、前記溝部（１２）内に蓄積容量（Ｃｏ
）を形成する工程とを有することを特徴とする半導体記
憶装置の製造方法。 - （２）前記第１の絶縁膜（１４）がシリコン窒化膜であ
り、前記第２の絶縁膜（１５）がスピンオングラスであ
ることを特徴とする特許請求の範囲第１項に記載する半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318012A JPH01158759A (ja) | 1987-12-15 | 1987-12-15 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318012A JPH01158759A (ja) | 1987-12-15 | 1987-12-15 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158759A true JPH01158759A (ja) | 1989-06-21 |
Family
ID=18094506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318012A Pending JPH01158759A (ja) | 1987-12-15 | 1987-12-15 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158759A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0361453U (ja) * | 1989-10-20 | 1991-06-17 | ||
| EP1073115A3 (en) * | 1999-07-29 | 2004-08-04 | Infineon Technologies North America Corp. | Process for manufacture of trench DRAM capacitor |
-
1987
- 1987-12-15 JP JP62318012A patent/JPH01158759A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0361453U (ja) * | 1989-10-20 | 1991-06-17 | ||
| EP1073115A3 (en) * | 1999-07-29 | 2004-08-04 | Infineon Technologies North America Corp. | Process for manufacture of trench DRAM capacitor |
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