JPH03219677A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 本発明は、高集積化していく半導体メモリーセルに関し
。

チャンネル長を小さくすることなくセルを微細化し、ソ
ース・ドレイン電極の形成を効果的に行うことを目的と
し 半導体基板上に凹部が設けられ、電界やストレスが集中
しないように、該凹部に下部周縁が丸みを持ったゲート
電極が設けられ、且つ、該半導体基板の表面にソース並
びにドレイン領域（４）が設けられてなるように構成す
る。

〔産業上の利用分野〕

本発明は、高集積化してい（半導体メモリーセルに関す
る。

近年の半導体メモリーセルは１高集積化の一途をたどっ
ている。高集積化においては、素子の設計ルールを縮小
させる必要があるが、メモリー蓄積用キャパシタのデザ
インを如何にするか、またチャネル長を小さくすること
なく素子の設計をいかに行うかが大きな課題である。

また、微細化にともないソース・ドレインのコンタクト
電極の形成が困難となっている。

〔従来の技術〕

従来の電解効果トランジスタにおいて最も一般的な技術
は、ソース、ドレインコンタクト領域とチャネル領域を
同一平面内に形成するものである。

このため、微細化に伴うピント線のコンタクトを形成す
るために多くの苦労を余儀なくされた。また、素子の微
細化にともない短チヤネル効果が無視できなくなった。

一方、ソース・ドレイン領域がチャネル領域と異なる場
合においても、ゲート酸化膜の形成時。

及びゲート電極形成時に生じるストレス集中による耐圧
低下やゲート電極の形状によるエツジ部への電界集中、
及びストレス集中等による耐圧の低下などが起こってい
た。

〔発明が解決しようとする課題〕

このように、素子の微細化にともなうビット線のコンダ
クトホールの埋め込みの困難さが生じており、また、単
チャネル効果が素子の信頼性の低下を引き起こしている
。

さらに、コンタクト領域とチャネル領域を非同−平面内
に形成した場合に不均一な酸化膜の形成やストレス集中
によって、ゲート酸化膜の信頼性は非常に損なわれるこ
ととなる。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図において、１．は半導体基板、２は凹部、３はゲート
電極、４はソース、５はドレイン、６はゲートＳｉｎ！
膜、７は素子分離５ｉ（ｈ膜、８は眉間絶縁膜、９はソ
ース電極、１０はドレイン電極である。

本発明は２以上の点を鑑み、第１図に示すように、ソー
ス４及びドレイン５のコンタクト領域をゲートのチャネ
ル領域と違った面に形成し、且つ。

チャネル領域をゆるやかな傾斜を与えてやるようにする
。

即ち、半導体基板ｌ上に凹部２が設けられ、電界やスト
レスが集中しないように、該凹部２に下部周縁が丸みを
持ったゲート電極３が設けられ。

且つ、該半導体基板の表面にソース並びにドレイン領域
４．５が設けられてなることにより、目的が達成される
ものである。

［作用］ 本発明の手段により、ゲート実行長を縮小させることな
く、見掛は上の長さを縮小できる。

また、ビット線のコンタクトを容易にでき、更に、信頼
性の高いゲート酸化膜及びゲート電極を実現できる。

〔実施例〕

第２図は本発明の第１の実施例の工程順模式断面図、第
３図は本発明の第２の実施例の工程順模式断面図、第４
図は本発明の第３の実施例の工程順模式断面図である。

図において、１１はＳｉ基板、１２は５ｉＪ４膜、１３
は５ｉ０２膜、１４はポリＳｉ膜、　１５は祁１２膜、
　１６はソース・ドレイン拡散層、　１７は層間５ｉＯ
ｚ膜、　１８はエピタキシャル層である。

第１の実施例を第２図により説明する。

第２図（ａ）に示すように、　Ｓｔ基板１１上にＣＶＤ
法により、　ｉ、ｏｏｏ人の厚さに５ｉＪａ膜１２を被
覆し。

パタニングして４．０００人の開口部を形成する。

第２図（ｂ）に示すように、　Ｓｉ、Ｎ、膜１２をエツ
チングマスクにして、　Ｓｔ基板１１を３，０００人の
深さに異方性のドライエツチングを行う。

続いて、第２図（Ｃ）に示すように、　Ｓｉ３Ｎ４膜１
２をエツチングマスクにして、Ｓ１基Ｆｉ１１を更に。

２．０００人等方性のウェットエツチングを行い、底部
が非平坦の凹部を形成する。

しかるのちに、第２図（ｄ）に示すように、エツチング
マスクとして使用した５ｔ３Ｎ、膜１２を除去し、ゲー
ト用のＳｉＯ□膜１３を熱酸化により１００人の厚さに
形成する。

続いて、第２図（ｅ）に示すように、ポリＳｉ膜１４を
２．０００人、タングステンポリサイドを２，０００人
の厚さに積層し、パタニングして、先に形成した凹部内
に、ゲート電極を形成する。

その後、第２図（ｆ）に示すように、ソース・ドレイン
拡散層をイオン注入法にて形成後１通常のプロセスによ
り第２図（ｇ）に示すＭＯ３半導体集積回路を形成する
。

以上、ゲートをソース、ドレイン領域より、埋没した形
で形成することにより、ゲート実行長を縮小させること
なく、見掛は上の長さを縮小できる。

また、素子形成上、ビット線のコンタクトを容易にでき
３更に、信転性の高いゲート酸化膜及びゲート電極を実
現できる。

次に、第２の実施例を第３図により説明する。

第３図（ａ）に示すように、　Ｓｔ基板１１をＳｉ、Ｎ
。

膜１２をマスクとして９湿式エツチングなどにより除去
し、ゲート用の５ｉ０２膜１３を形成する。

次に、第３図（Ｃ）に示すように、ポリサイドを形成し
、パタニングしてゲート電極とした後。

全面にＣＶＤ法により１μｍの厚さに眉間ＳｉＯ□膜１
７を被覆後、第３図（ｄ）に示すように、　ＲＩＢ法に
よりゲート電極の側壁部のみにＳｉ基板１１７を残して
。

サイドウオールとする。

最後に、第３図（ｅ）に示すように、　Ｓｔ基板１１上
のＳｔの露出した面に選択エピタキシャル層１８を成長
させ、イオン注入法によりソース・ドレイン拡散領域を
形成すれば、ソース・ドレイン領域とチャネル領域との
間に段差が出来て、ゲートをソース、ドレイン領域より
、埋没した形で形成することにより２ゲ一ト実行長を縮
小させることなく見掛は上の長さを縮小できる。

この後は通常のプロセスによりＭＯ３半導体集積回路を
形成する。

更に、第３の実施例を第４図により説明する。

第４図（ａ）に示すように、　Ｓｉ基板１１にイオン注
入を行い、あらかじめソース・ドレイン拡散層を形成し
ておく。

第４図（ｂ）に示すように、　Ｓｔ、Ｎ４膜１２をマス
クとして異方性エツチングを行う。

続いて、第４図（ｃ）に示すように、湿式エツチング等
の等方性エツチングにより凹部のチャネル形成領域を形
成する。

第４図（ｄ）に示すように、　Ｓｉ３Ｎ、膜１２を除去
した後、ゲート用の酸化Ｗａ１３を１００人の厚さに形
成する。

第４図（ｅ）に示すように、最後に、ポリサイドを形成
し、パタニングによりゲート電極を凹部に形成し、この
後、従来のウェハープロセスによりＭＯ３集積回路を形
成する。

以上、第１の実施例と同じ構成となり、ゲートをソース
、ドレイン領域より、埋没した形で形成することにより
、ゲート実行長を縮小させることなく、見掛は上の長さ
を縮小できる。また９ゲ一ト下部を鋭角でなく２丸みを
帯びた形状にすることにより、電界やストレス集中をな
くすことができる。

（発明の効果〕 以上説明したように１本発明によれば、高密度デバイス
を作成する時に問題となるソース・ドレインコンタクト
の形成が容易になるとともに、見掛は上の寸法に比べて
、実行チャネル長をかせくことができるために、短チヤ
ネル効果の防止につながる。

また、ゲート電極のエツジに集中する電界及び弾性常数
の違いに起因するストレス集中を無くすことができ、素
子の品質向上に寄与するところが大である。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の第１の実施例の工程順模式断面図。 第３図は本発明の第２の実施例の工程順模式断面図。 第４図は本発明の第３の実施例の工程順模式断面図であ
る。 図において。 １は半導体基板、　　　２は凹部。 ３はゲート電極、　　　４はソース。 ５はドレイン、　　　　６はゲート酸化膜７は素子分離
酸化膜、８は眉間絶縁膜。 ９はソース電極、　　　　１０はドレイン電極。 １１はＳｉ基板、１２は５ｉＪ４膜。 １３はＳｆＯ□膜、　　　　　　１４はポリＳｔ膜。 １５はＷＳｉ２膜 １６はソース・ ドレイン拡散層。 １７は層間Ｓｉｎ、膜。 １８はエピタキシャル層 木光明の第１の大施例の工埋ｊ倶倶武折面図第 凹 第 ＋ 図 ４５４−

Claims (1)

【特許請求の範囲】
1. 半導体基板（１）上に凹部（２）が設けられ、電界やス
   トレスが集中しないように、該凹部（２）に下部周縁が
   丸みを持ったゲート電極（３）が設けられ、且つ、該半
   導体基板（１）の表面にソース（４）並びにドレイン（
   ５）領域が設けられてなることを特徴とする半導体装置
   。