JPH01158833A - ディジタル型自動等化器 - Google Patents
ディジタル型自動等化器Info
- Publication number
- JPH01158833A JPH01158833A JP31689887A JP31689887A JPH01158833A JP H01158833 A JPH01158833 A JP H01158833A JP 31689887 A JP31689887 A JP 31689887A JP 31689887 A JP31689887 A JP 31689887A JP H01158833 A JPH01158833 A JP H01158833A
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- JP
- Japan
- Prior art keywords
- tap coefficient
- error
- signal
- error signal
- adjustment amount
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ディジタル無線通信における伝送系の周波数特性を補正
する１＝めのディジタル型自動等化器に関し、 最適なタップ係数への収束時間を短縮して、通信品質を
向上させることを目的とし、 誤差検出器からの誤差信号の出力状況に応じてタップ係
数の変更量を決定する制御回路と、ここで決定された変
更量を計数してタップ係数を出力するカウンタからなる
タップ係数発生器とを設けて構成する。
する１＝めのディジタル型自動等化器に関し、 最適なタップ係数への収束時間を短縮して、通信品質を
向上させることを目的とし、 誤差検出器からの誤差信号の出力状況に応じてタップ係
数の変更量を決定する制御回路と、ここで決定された変
更量を計数してタップ係数を出力するカウンタからなる
タップ係数発生器とを設けて構成する。
〔産業上の利用分野）
本発明は、ディジタル無線通信における伝送系の周波数
特性を補正するためのディジタル型自動等化器に関する
。
特性を補正するためのディジタル型自動等化器に関する
。
一般に、ディジタル通信では、伝送系の周波数特性を補
正する必要がある。このための手段として、６４ＱＡＭ
や２５６ＱＡＭのようなディジタル通信では、ディジタ
ル型自動等止器が用いられている。ディジタル型自動等
化器は、タップ何遅延線で構成され、タップ係数は適応
的に制御される。
正する必要がある。このための手段として、６４ＱＡＭ
や２５６ＱＡＭのようなディジタル通信では、ディジタ
ル型自動等止器が用いられている。ディジタル型自動等
化器は、タップ何遅延線で構成され、タップ係数は適応
的に制御される。
第６図は、従来のディジタル型自動等化器のブロック図
である。同図において、２〜５はそれぞれ１ビツトのシ
フトレジスタ、６〜１０はそれぞれタップ係数器である
。タップ係数器６〜１０の出力は、それぞれ加算器１１
で加算される。図示する等止器がＱＡＭ方式に用いられ
ている場合、入力端子１及び出力端子１４における信号
は１信号やＱ信号となる。以下の説明では２５６Ｑ Ａ
Ｍを例にとり、処理する信号は１信号であるとする。
である。同図において、２〜５はそれぞれ１ビツトのシ
フトレジスタ、６〜１０はそれぞれタップ係数器である
。タップ係数器６〜１０の出力は、それぞれ加算器１１
で加算される。図示する等止器がＱＡＭ方式に用いられ
ている場合、入力端子１及び出力端子１４における信号
は１信号やＱ信号となる。以下の説明では２５６Ｑ Ａ
Ｍを例にとり、処理する信号は１信号であるとする。
加算器１１から出力される１信号（５ビツト構成）のう
ち、最上位ビット１１とデータを形成するビット１１〜
■４の下位ビット■５とが誤差検出器１２に入力される
。誤差検出器１２はシフトレジスタ２〜５に対応するシ
フトレジスタと排他的論理和回路で構成され、その出力
は各タップに対応した誤差信号となる。排他的論理和回
路は、タップ係数器６〜１０の数だけ設けられている（
図示する例では５つ）。ただし、これらに入力される■
１及び■５の各信号の時間軸上の位置は異なる。
ち、最上位ビット１１とデータを形成するビット１１〜
■４の下位ビット■５とが誤差検出器１２に入力される
。誤差検出器１２はシフトレジスタ２〜５に対応するシ
フトレジスタと排他的論理和回路で構成され、その出力
は各タップに対応した誤差信号となる。排他的論理和回
路は、タップ係数器６〜１０の数だけ設けられている（
図示する例では５つ）。ただし、これらに入力される■
１及び■５の各信号の時間軸上の位置は異なる。
誤差信号はタップ係数発生器１３に与えられる。
タップ係数発生器１３は、各タップ係数器６〜１０に対
応して設けられたアップ／ダウンカウンタを具備してい
る。各アップ／ダウンカウンタは対応する誤差検出器１
２の排他的論理和回路からの誤差信号をカウントし、タ
ップ係数ａ−ｅを出力する。
応して設けられたアップ／ダウンカウンタを具備してい
る。各アップ／ダウンカウンタは対応する誤差検出器１
２の排他的論理和回路からの誤差信号をカウントし、タ
ップ係数ａ−ｅを出力する。
第７図は第６図に示す構成の動作説明図であって、同図
（ａ）は同図（ｂ）に示す誤差信号が得られた場合のタ
ップ係数の変化を示す。尚、同図（Ｃ）は等止器のカウ
ンタ読込みり［１ツクを示す。
（ａ）は同図（ｂ）に示す誤差信号が得られた場合のタ
ップ係数の変化を示す。尚、同図（Ｃ）は等止器のカウ
ンタ読込みり［１ツクを示す。
これらの図かられかるように、タップ係数発生器１３は
誤差信号が“１″ （最適値を下まわる誤差）のとき固
定値ＣＯだけカウントアツプし、４１０ ｔＴ（最適値
を上まわる誤差）のとき固定値Ｃｏだけカウントダウン
する。
誤差信号が“１″ （最適値を下まわる誤差）のとき固
定値ＣＯだけカウントアツプし、４１０ ｔＴ（最適値
を上まわる誤差）のとき固定値Ｃｏだけカウントダウン
する。
しかしながら、従来のディジタル型自動等化器にあって
は、−度にカウントされる値（調整量）は固定されてい
るので、第７図に示すように、最適なタップ係数（最適
値）への収束速度が遅く、通信品質が劣化するという問
題点がある。
は、−度にカウントされる値（調整量）は固定されてい
るので、第７図に示すように、最適なタップ係数（最適
値）への収束速度が遅く、通信品質が劣化するという問
題点がある。
従って、本発明は最適なタップ係数への収束時間を短縮
して、通信品質を向上させることを目的とする。
して、通信品質を向上させることを目的とする。
第１図は、本発明の原理ブロック図である。図中、第６
図と同一性のある構成要素には、同一の参照番号を付し
ている。すなわち、シフトレジスタ２〜５と、タップ係
数器６〜１０と、加算器１１と、誤差検出器１２は従来
のディジタル型自動等化器と同様である。
図と同一性のある構成要素には、同一の参照番号を付し
ている。すなわち、シフトレジスタ２〜５と、タップ係
数器６〜１０と、加算器１１と、誤差検出器１２は従来
のディジタル型自動等化器と同様である。
制御回路１５は、誤差検出器１２がら出力される誤差信
号の出力状況（ある期間内における誤差ｒｔ １ ｕと
誤差１１０ ＩＩの割合）に応じて、タップ係数の調整
量を決定する。
号の出力状況（ある期間内における誤差ｒｔ １ ｕと
誤差１１０ ＩＩの割合）に応じて、タップ係数の調整
量を決定する。
タップ係数発生器１６は、制御回路１５で決定された調
整量を割数してタップ係数を出力するカウンタである。
整量を割数してタップ係数を出力するカウンタである。
例えば、タップ係数が最適値を大きく下まわるとき、制
御回路１５で検出される誤差信号の出力状況は、誤差４
１１ ＩＩの場合の方が誤差“０”の場合よりはるかに
多い。このようなときは、タップ係数の調整量を大きく
するよう決定する。この調整量はタップ係数発生器１６
に出力され、タップ係数が各タップ係数器６・〜１０に
与えられる。
御回路１５で検出される誤差信号の出力状況は、誤差４
１１ ＩＩの場合の方が誤差“０”の場合よりはるかに
多い。このようなときは、タップ係数の調整量を大きく
するよう決定する。この調整量はタップ係数発生器１６
に出力され、タップ係数が各タップ係数器６・〜１０に
与えられる。
一方、誤差゛１”の発生率が誤差″゛Ｏ”の発生率に等
しいか又は大きく相違しない場合、制御回路１５はタッ
プ係数の調整量を小さくするよう決定する。この調整量
はタップ係数発生器１６に出力され、タップ係数が各タ
ップ係数器６〜１０に与えられる。
しいか又は大きく相違しない場合、制御回路１５はタッ
プ係数の調整量を小さくするよう決定する。この調整量
はタップ係数発生器１６に出力され、タップ係数が各タ
ップ係数器６〜１０に与えられる。
このように、タップ係数が最適値と大きく異なる場合に
はタップ係数の調整量を大ぎくすることにより、最適値
に収束する時間を短縮させることができる。
はタップ係数の調整量を大ぎくすることにより、最適値
に収束する時間を短縮させることができる。
以下、本発明の一実施例を図面を参照して詳細に説明す
る。
る。
第２図は、本発明の一実施例の要部ブロック図である。
誤差検出器１２は、各タップ係数器６〜１０に対応して
排他的論理和回路で構成されている。第２図には、その
うちの１つのみを図示する。
排他的論理和回路で構成されている。第２図には、その
うちの１つのみを図示する。
排他的論理和回路は、加算器１１の出力であるＩ信号の
うちの最上位ビット（ＭＳＢ）１１とデータビットの下
位のビット■５とを入力して、誤差信号を出力する。１
１と１５は各排他的論理和回路ごとに予め決められた量
だけ遅延させて入力される。この誤差信号は制御回路１
５に与えられる。
うちの最上位ビット（ＭＳＢ）１１とデータビットの下
位のビット■５とを入力して、誤差信号を出力する。１
１と１５は各排他的論理和回路ごとに予め決められた量
だけ遅延させて入力される。この誤差信号は制御回路１
５に与えられる。
制御回路１５はシフトレジスタ１５ａと、演算回路１５
ｂと、ＲＯＭ１５ｃとを具備して構成される。シフトレ
ジスタ１５ａは８ビツト構成である。シフトレジスタ１
５ａの各出力は演算回路１５ｂに出力される。演算回路
１５ｂは受取った８ビツトの誤差信号のうち、誤差１１
１ ＩＩと誤差″“０”の割合を演算する。また、演算
回路１５ｂは、シフトレジスタ１５ａのビットｅ８の誤
差信号が′″１″のときはアップカウントを指示し、“
Ｏ″のときはダウンカウントを指示する。
ｂと、ＲＯＭ１５ｃとを具備して構成される。シフトレ
ジスタ１５ａは８ビツト構成である。シフトレジスタ１
５ａの各出力は演算回路１５ｂに出力される。演算回路
１５ｂは受取った８ビツトの誤差信号のうち、誤差１１
１ ＩＩと誤差″“０”の割合を演算する。また、演算
回路１５ｂは、シフトレジスタ１５ａのビットｅ８の誤
差信号が′″１″のときはアップカウントを指示し、“
Ｏ″のときはダウンカウントを指示する。
ＲＯＭ１５ｃは、第３図に示すように、タップ係数発生
器１６のアップ／ダウンカウンタの１回の調整量を、演
算回路１５ｂで演算した割合と対応させて記憶している
。１１１ ＩＩは最適値を下まわる場合の誤差を示し、
１１０１１は最適値を上まわる場合の誤差を示している
。Ｚ（Ｉ ＩＩと１１０ ＩＩの割合が２対６〜６対２
の範囲内では、調整量は「１」であり、それ以外の場合
には「４」である。
器１６のアップ／ダウンカウンタの１回の調整量を、演
算回路１５ｂで演算した割合と対応させて記憶している
。１１１ ＩＩは最適値を下まわる場合の誤差を示し、
１１０１１は最適値を上まわる場合の誤差を示している
。Ｚ（Ｉ ＩＩと１１０ ＩＩの割合が２対６〜６対２
の範囲内では、調整量は「１」であり、それ以外の場合
には「４」である。
制御回路１５ｂは、演算した割合をアドレスとしてＲＯ
Ｍ１５ｃにアクセスし、対応するアップ／ダウンカウン
タの調整量を読み出す。
Ｍ１５ｃにアクセスし、対応するアップ／ダウンカウン
タの調整量を読み出す。
タップ係数発生器１６は、各タップ係数器６〜１０に対
応して設けられたアップ／ダウンカウンタを具備する。
応して設けられたアップ／ダウンカウンタを具備する。
第２図には、そのうちの１つだけを図示している。アッ
プ／ダウンカウンタは端子Ｕ／Ｄに印加される信号に従
って、アップカウント又はダウンカウントする。この際
のカウント量は、端子Ｔ１又はＴ４に印加される信号に
より決定される。すなわち、端子Ｔ１に信号が印加され
れば「１」をカウントアツプ又はカウントダウンし、Ｔ
４に信号が印加されれば「４」をカウントアツプ又はカ
ウントダウンする。端子Ｕ／Ｄには、制御回路１５から
シフトレジスタ１５ａのビットｅ８の誤差信号に従って
信号が印加される。ビットｅ８が１°′の場合にはアッ
プカウントであり、ビットｅ８が“ｏ″の場合にはダウ
ンカウントである。また、端子Ｔ１又は゛「４には、Ｒ
ＯＭ１５ｃから読み出した調整量に応じて信号が印加さ
れる。
プ／ダウンカウンタは端子Ｕ／Ｄに印加される信号に従
って、アップカウント又はダウンカウントする。この際
のカウント量は、端子Ｔ１又はＴ４に印加される信号に
より決定される。すなわち、端子Ｔ１に信号が印加され
れば「１」をカウントアツプ又はカウントダウンし、Ｔ
４に信号が印加されれば「４」をカウントアツプ又はカ
ウントダウンする。端子Ｕ／Ｄには、制御回路１５から
シフトレジスタ１５ａのビットｅ８の誤差信号に従って
信号が印加される。ビットｅ８が１°′の場合にはアッ
プカウントであり、ビットｅ８が“ｏ″の場合にはダウ
ンカウントである。また、端子Ｔ１又は゛「４には、Ｒ
ＯＭ１５ｃから読み出した調整量に応じて信号が印加さ
れる。
調整量が「１」のときは端子Ｔ１に信号が印加さＱ−
れ、「４」のときは端子Ｔ４に信号が印加される。
アップ／ダウンカウンタの出力は、対応するタップ係数
器に与えられる。
器に与えられる。
次に、動作を第４図及び第５図を参照して説明する。こ
こで、第４図はシフトレジスタ１５ａの動作説明図、及
び第５図は第２図の構成の動作説明図であり、（ａ）図
は（ｂ）図に示す誤差信号が得られた場合のタップ係数
の変化を示す。尚、（Ｃ）図は装置のクロックを示す。
こで、第４図はシフトレジスタ１５ａの動作説明図、及
び第５図は第２図の構成の動作説明図であり、（ａ）図
は（ｂ）図に示す誤差信号が得られた場合のタップ係数
の変化を示す。尚、（Ｃ）図は装置のクロックを示す。
はじめに、第４図に示すように、時刻ｔｌ前では、シフ
トレジスタ１５ａは′１″と１１０ ＩＩの割合が４対
４にあるとする。この状態で、第５図に示すように、時
刻ｔ１に誤差信号が１１１１１であったとすると、シフ
トレジスタ１５ａには新たに′“１′′が与えられる。
トレジスタ１５ａは′１″と１１０ ＩＩの割合が４対
４にあるとする。この状態で、第５図に示すように、時
刻ｔ１に誤差信号が１１１１１であったとすると、シフ
トレジスタ１５ａには新たに′“１′′が与えられる。
この結果、ＩＩ Ｉ ＩＩと０″の割合は５対３に変化
する。ビットｅ８は“１″なので、演算回路１５ｂはア
ップ／ダウンカウンタにアップカウントを指示し、同時
に調整量「１」を与える、。
する。ビットｅ８は“１″なので、演算回路１５ｂはア
ップ／ダウンカウンタにアップカウントを指示し、同時
に調整量「１」を与える、。
時刻ｔ２では誤差信号が“１″なので、シフトレジスタ
１５ａはこの“１″を取込む。ｔｉ １ ｔｉと′“０
″′の割合は６：２に変化する。６：２の場合は調整量
は「１」である。従って、演算回路１５ｂはアップ／ダ
ウンカウンタに「１」だけカウントアツプを指示する。
１５ａはこの“１″を取込む。ｔｉ １ ｔｉと′“０
″′の割合は６：２に変化する。６：２の場合は調整量
は「１」である。従って、演算回路１５ｂはアップ／ダ
ウンカウンタに「１」だけカウントアツプを指示する。
次に、時刻ｔ３では誤差信号は“１″である。
４４１１１と＃ ＯＩＴの割合は７対１に変化する。こ
のときの調整量は「４」である。従って、演算回路１５
ｂは「４」だけ、カウントアツプを指示する。
のときの調整量は「４」である。従って、演算回路１５
ｂは「４」だけ、カウントアツプを指示する。
同様に、時刻ｔ４では誤差信号は“′１”であり、４１
１ ＩＩと＃ ＯＩＩの割合は７対１と変わらない。ビ
ットｅ８には“１″が新たに入力されるので、演算回路
１５ｂは［４−１のカウントアツプを指示する。
１ ＩＩと＃ ＯＩＩの割合は７対１と変わらない。ビ
ットｅ８には“１″が新たに入力されるので、演算回路
１５ｂは［４−１のカウントアツプを指示する。
次に、時刻ｔ５では誤差信号は“０”である。
従って、ビットｅ８には“１０”がシフトされる。
１１１ ＩＩと′０″の割合は６対２に変化する。この
ときの調整量は「１」である。従って、演算回路１５ｂ
は「１」のカウントダウンを指示する。
ときの調整量は「１」である。従って、演算回路１５ｂ
は「１」のカウントダウンを指示する。
以下、同様にしてタップ係数が決定される。この結果、
タップ係数は第５図（ａ）に示すように、最適値へ短時
間に収束することができる。
タップ係数は第５図（ａ）に示すように、最適値へ短時
間に収束することができる。
１′
以上、本発明の詳細な説明した。ＲＯＭ１５ｃの記憶内
容は第３図に限定されるものではなく、適宜異なる調整
量を設定できる。また、シフトレジスター５ａは８ビツ
トに限定されるものではない。更に、本発明はディジタ
ルフィルタに広く適用できる。
容は第３図に限定されるものではなく、適宜異なる調整
量を設定できる。また、シフトレジスター５ａは８ビツ
トに限定されるものではない。更に、本発明はディジタ
ルフィルタに広く適用できる。
以上説明したように、本発明によれば、アップ／ダウン
カウンタの１回のカウント値（調整量）を誤差信号の発
生状況に応じて適宜設定することとしたため、最適なタ
ップ係数への収束時間を短縮して、通信品質を向上させ
ることができる。
カウンタの１回のカウント値（調整量）を誤差信号の発
生状況に応じて適宜設定することとしたため、最適なタ
ップ係数への収束時間を短縮して、通信品質を向上させ
ることができる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の要部ブ［１ツク図、第３図
は第２図中のＲＯＭの内容を示す図、第４図は第２図中
のシフトレジスタの動作説明図、 第５図は第２図に示す構成の動作説明図、第６図は従来
のディジタル型自動等止器のブロック図、及び 第７図は第６図に示す構成の動作説明図である。 図において、 ２〜５はシフトレジスタ、 ６〜１０はタップ係数器、 １１は加算器、 １２は誤差検出器、 １５は制御回路、 １５ａはシフトレジスタ、 １５ｂは演算回路、 １５ｃはＲＯＭ。 １６はタップ係数発生器 を示す。 ０１′ｉｆｒ介介廿 居 ＝Ｓコｊコε
は第２図中のＲＯＭの内容を示す図、第４図は第２図中
のシフトレジスタの動作説明図、 第５図は第２図に示す構成の動作説明図、第６図は従来
のディジタル型自動等止器のブロック図、及び 第７図は第６図に示す構成の動作説明図である。 図において、 ２〜５はシフトレジスタ、 ６〜１０はタップ係数器、 １１は加算器、 １２は誤差検出器、 １５は制御回路、 １５ａはシフトレジスタ、 １５ｂは演算回路、 １５ｃはＲＯＭ。 １６はタップ係数発生器 を示す。 ０１′ｉｆｒ介介廿 居 ＝Ｓコｊコε
Claims (1)
- 【特許請求の範囲】 入力信号を遅延させる複数のシフトレジスタ（２〜５）
と、入力信号及び各シフトレジスタの出力にタップ係数
を与えるタップ係数器（６〜１０）と、各タップ係数器
の出力を加算する加算器（１１）と、加算器１１の出力
から誤差信号を取出す誤差検出器（１２）とを具備する
ディジタル型自動等化器において、 誤差検出器（１２）からの誤差信号の出力状況に応じて
タップ係数の調整量を決定する制御回路（１５）と、 この制御回路（１５）で決定された調整量を計数してタ
ップ係数を出力するカウンタからなるタップ係数発生器
（１６）とを具備することを特徴とするディジタル型自
動等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31689887A JPH01158833A (ja) | 1987-12-15 | 1987-12-15 | ディジタル型自動等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31689887A JPH01158833A (ja) | 1987-12-15 | 1987-12-15 | ディジタル型自動等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158833A true JPH01158833A (ja) | 1989-06-21 |
Family
ID=18082138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31689887A Pending JPH01158833A (ja) | 1987-12-15 | 1987-12-15 | ディジタル型自動等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158833A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06197033A (ja) * | 1992-12-24 | 1994-07-15 | Nec Corp | 波形等化器 |
| JP2000278185A (ja) * | 1998-09-30 | 2000-10-06 | Lucent Technol Inc | データ通信のための混合モード適応アナログ受信アーキテクチャ |
| JP2001214950A (ja) * | 1999-11-30 | 2001-08-10 | General Electric Co <Ge> | 弾性振動絶縁ブッシュ |
-
1987
- 1987-12-15 JP JP31689887A patent/JPH01158833A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06197033A (ja) * | 1992-12-24 | 1994-07-15 | Nec Corp | 波形等化器 |
| JP2000278185A (ja) * | 1998-09-30 | 2000-10-06 | Lucent Technol Inc | データ通信のための混合モード適応アナログ受信アーキテクチャ |
| JP2005278222A (ja) * | 1998-09-30 | 2005-10-06 | Lucent Technol Inc | データ通信のための混合モード適応アナログ受信アーキテクチャ |
| JP2001214950A (ja) * | 1999-11-30 | 2001-08-10 | General Electric Co <Ge> | 弾性振動絶縁ブッシュ |
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