JPH0129877Y2 - - Google Patents
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- JPH0129877Y2 JPH0129877Y2 JP2991183U JP2991183U JPH0129877Y2 JP H0129877 Y2 JPH0129877 Y2 JP H0129877Y2 JP 2991183 U JP2991183 U JP 2991183U JP 2991183 U JP2991183 U JP 2991183U JP H0129877 Y2 JPH0129877 Y2 JP H0129877Y2
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- circuit
- signal
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- 238000001514 detection method Methods 0.000 claims description 29
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【考案の詳細な説明】
（技術分野）
本考案は適応判定帰還型自動等化器のタツプ係
数制御を効率的に行なうため、デジタル伝送信号
の特定パターンを検出する簡略化パターン検出制
御回路に関するものである。詳述するに、デジタ
ル信号の識別回路、補正信号発生のためのデジタ
ルフイルタ及び該デジタルフイルタのタツプ係数
を制御するための制御回路とより成る判定帰還型
自動等化器用制御回路において、各タツプ係数に
対応したタツプ係数制御用信号を作り出すと共
に、特定パターンの検出を条件にしてタツプ係数
の更新を行なわせるために、特定パターン検出信
号を作り出すようにした、パターン検出制御回路
に関する。
数制御を効率的に行なうため、デジタル伝送信号
の特定パターンを検出する簡略化パターン検出制
御回路に関するものである。詳述するに、デジタ
ル信号の識別回路、補正信号発生のためのデジタ
ルフイルタ及び該デジタルフイルタのタツプ係数
を制御するための制御回路とより成る判定帰還型
自動等化器用制御回路において、各タツプ係数に
対応したタツプ係数制御用信号を作り出すと共
に、特定パターンの検出を条件にしてタツプ係数
の更新を行なわせるために、特定パターン検出信
号を作り出すようにした、パターン検出制御回路
に関する。
（従来技術））
第１図は特定パターンとしてAMI符号列０，±
１，０，０パターンを検出する場合の０，±１，
０，０パターン検出制御回路の従来例である。
１，０，０パターンを検出する場合の０，±１，
０，０パターン検出制御回路の従来例である。
端子１から入力された＋１データ入力信号は、
フリツプフロツプ回路２〜５に時間Ｔごとに順番
にシフトされ格納される。また端子６から入力さ
れた−１データ入力信号は、フリツプフロツプ回
路７〜１０に時間Ｔごとに順番にシフトされ格納
される。１１は、フリツプフロツプ回路２，３，
４，５の各出力より０，±１，０，０及びバイポ
ーラバイオレーシヨン則に違反する０，＋１，＋
１，０，０，＋１，０，＋１の各パターンを検出す
るゲート回路、１２はフリツプフロツプ回路７，
８，９，１０の出力より、０，−１，０，０，及
びバイポーラバイオレーシヨン則に違反する０，
−１，−１，０，０，−１，０，−１の各パターン
を検出するゲート回路、１７はゲート回路１１，
１２の各出力のAND回路であり、この出力が端
子１８の０，±１，０，０パターン検出信号とな
り、係数更新演算回路２３へ送られる。一方端子
１３にはSIGN（極性）入力信号が入力され、そ
の信号はフリツプフロツプ回路１４〜１６に時間
Ｔごとに順番にシフトされ格納され、それらの出
力すなわちメイン信号±１と1T，2T遅れの信号
のSIGNはそれぞれ排他的論理和（EX−OR））
回路１９，２０を通して端子２１，２２の１タツ
プ係数制御用信号、２タツプ係数制御用信号とな
り係数更新演算回路２３へ入力される。第１図の
回路では＋１データ入力信号、−１データ入力信
号SIGN信号入力と３つの信号を用いているの
で、冗長度があり、しかも＋１データ入力信号と
−１データ入力信号から０，±１，０，０（以後
０，±１，±１，０、０，±１，０，±１を含む）パ
ターン検出を行なうゲート回路１１，１２に４本
ペアの入力線を用いなければならず、複雑で回路
規模が大きくなるという欠点があつた。
フリツプフロツプ回路２〜５に時間Ｔごとに順番
にシフトされ格納される。また端子６から入力さ
れた−１データ入力信号は、フリツプフロツプ回
路７〜１０に時間Ｔごとに順番にシフトされ格納
される。１１は、フリツプフロツプ回路２，３，
４，５の各出力より０，±１，０，０及びバイポ
ーラバイオレーシヨン則に違反する０，＋１，＋
１，０，０，＋１，０，＋１の各パターンを検出す
るゲート回路、１２はフリツプフロツプ回路７，
８，９，１０の出力より、０，−１，０，０，及
びバイポーラバイオレーシヨン則に違反する０，
−１，−１，０，０，−１，０，−１の各パターン
を検出するゲート回路、１７はゲート回路１１，
１２の各出力のAND回路であり、この出力が端
子１８の０，±１，０，０パターン検出信号とな
り、係数更新演算回路２３へ送られる。一方端子
１３にはSIGN（極性）入力信号が入力され、そ
の信号はフリツプフロツプ回路１４〜１６に時間
Ｔごとに順番にシフトされ格納され、それらの出
力すなわちメイン信号±１と1T，2T遅れの信号
のSIGNはそれぞれ排他的論理和（EX−OR））
回路１９，２０を通して端子２１，２２の１タツ
プ係数制御用信号、２タツプ係数制御用信号とな
り係数更新演算回路２３へ入力される。第１図の
回路では＋１データ入力信号、−１データ入力信
号SIGN信号入力と３つの信号を用いているの
で、冗長度があり、しかも＋１データ入力信号と
−１データ入力信号から０，±１，０，０（以後
０，±１，±１，０、０，±１，０，±１を含む）パ
ターン検出を行なうゲート回路１１，１２に４本
ペアの入力線を用いなければならず、複雑で回路
規模が大きくなるという欠点があつた。
（考案の目的）
本考案の目的はデジタル伝送信号の特定パター
ンを簡単な回路構成で実現することの出来るパタ
ーン検出制御回路を提供するにある。以下本考案
を実施例基づいて詳細に説明する。
ンを簡単な回路構成で実現することの出来るパタ
ーン検出制御回路を提供するにある。以下本考案
を実施例基づいて詳細に説明する。
（考案の構成））
第２図は本考案の実施例を示す回路図である。
なお第１図に示した同一部分には同一符号を付し
てその説明は省略する。端子２５から入力された
０／１データ入力信号は、フリツプフロツプ回路
２６〜２９に時間Ｔごとに順番にシフトされ格納
される。信号２１，２２は第１図で説明したと同
じ過程で得られる。３０，３１はそれぞれ０，±
１，±*１，０及び０，±１，０，±*１パターン検
出したときに1T後＊印の±１を０とする簡単な
ゲート回路であり、３２は０，±１，０，０パタ
ーンのうちフリツプフロツプ回路２６，２７の出
力から時間的に△印の０，０のパターンを検出す
るパターン検出用のAND回路であり、３３はバ
イオレーシヨン則違反の０，±１，±１，０パター
ンのうちフリツプフロツプ回路２６の出力と信号
２１とから時間的に△印の±１，０のパターンを
検出するパターン検出用のAND回路であり、３
４もバイオレーシヨン則違反の０，±１，０，±１
パターンのうちフリツプフロツプ回路２７の出力
と信号２２とから時間的に△印の０，±１のパタ
ーンを検出するパターン検出用のAND回路であ
る。また３は０，±１，×，×パターンのうち（ｘ
は±１，０のいづれでも可）フリツプフロツプ回
路２８，２９の出力から時間的に△印の０，±１
のパターンを検出するパターン検出用のAND回
路である。上記AND回路３２〜３４の出力信号
を論理和（OR）回路３６を介して論理積
（AND）回路３７の一方の入力に出力し、AND
回路３５の出力信号をAND回路３７の他方の入
力に出力することにより、０，±１，０，０パタ
ーン検出信号１８が得られ、この信号１８で上述
のゲート回路３０，３１を制御する。また第１図
の場合と同様、信号１８，２１，２２は係数更新
演算回路２３へ入力され、パターン検出した時の
み、タツプ係数が適応的に更新される。一般的に
は、トレーニング期間では、０，±，０，０パタ
ーンの繰り返し信号が送られてくるので、デジタ
ル信号の４ビツト毎にタツプ係数が更新され、デ
ータ通信期間においては、そのデータに含まれる
特定パターンを検出したときにタツプ係数が更新
される。
なお第１図に示した同一部分には同一符号を付し
てその説明は省略する。端子２５から入力された
０／１データ入力信号は、フリツプフロツプ回路
２６〜２９に時間Ｔごとに順番にシフトされ格納
される。信号２１，２２は第１図で説明したと同
じ過程で得られる。３０，３１はそれぞれ０，±
１，±*１，０及び０，±１，０，±*１パターン検
出したときに1T後＊印の±１を０とする簡単な
ゲート回路であり、３２は０，±１，０，０パタ
ーンのうちフリツプフロツプ回路２６，２７の出
力から時間的に△印の０，０のパターンを検出す
るパターン検出用のAND回路であり、３３はバ
イオレーシヨン則違反の０，±１，±１，０パター
ンのうちフリツプフロツプ回路２６の出力と信号
２１とから時間的に△印の±１，０のパターンを
検出するパターン検出用のAND回路であり、３
４もバイオレーシヨン則違反の０，±１，０，±１
パターンのうちフリツプフロツプ回路２７の出力
と信号２２とから時間的に△印の０，±１のパタ
ーンを検出するパターン検出用のAND回路であ
る。また３は０，±１，×，×パターンのうち（ｘ
は±１，０のいづれでも可）フリツプフロツプ回
路２８，２９の出力から時間的に△印の０，±１
のパターンを検出するパターン検出用のAND回
路である。上記AND回路３２〜３４の出力信号
を論理和（OR）回路３６を介して論理積
（AND）回路３７の一方の入力に出力し、AND
回路３５の出力信号をAND回路３７の他方の入
力に出力することにより、０，±１，０，０パタ
ーン検出信号１８が得られ、この信号１８で上述
のゲート回路３０，３１を制御する。また第１図
の場合と同様、信号１８，２１，２２は係数更新
演算回路２３へ入力され、パターン検出した時の
み、タツプ係数が適応的に更新される。一般的に
は、トレーニング期間では、０，±，０，０パタ
ーンの繰り返し信号が送られてくるので、デジタ
ル信号の４ビツト毎にタツプ係数が更新され、デ
ータ通信期間においては、そのデータに含まれる
特定パターンを検出したときにタツプ係数が更新
される。
このように、第２図の実施例では第１図に比し
て０，±１，０，０パターン検出回路が簡単な２
入力、３入力AND、OR回路で冗長なく構成され
ており、またデータ入力を格納するフリツプフロ
ツプ回路も４個減少している。このように０，±
１，０，０パターン検出機能を有する回路を簡略
化して構成でき、従つて、タツプ係数制御を容易
に行なえる利点がある。以上の説明においては簡
単のため特定パターンとしてAMI系列０，±１，
０，０を用いた場合について記述したが本考案は
他の任意の符号方式、符号系列に対しても適用さ
れることは明らかである。
て０，±１，０，０パターン検出回路が簡単な２
入力、３入力AND、OR回路で冗長なく構成され
ており、またデータ入力を格納するフリツプフロ
ツプ回路も４個減少している。このように０，±
１，０，０パターン検出機能を有する回路を簡略
化して構成でき、従つて、タツプ係数制御を容易
に行なえる利点がある。以上の説明においては簡
単のため特定パターンとしてAMI系列０，±１，
０，０を用いた場合について記述したが本考案は
他の任意の符号方式、符号系列に対しても適用さ
れることは明らかである。
第２図の実施例において、ゲート回路３０，３
１は回路３２〜３７によつて０，±１，±１，０ま
たは０，±１，０，±１の各パターンが検出された
とき、パターン検出信号１８よつて△印の±１の
信号を次段のフリツプフロツプ回路２７，８へ入
力するとき０として入力するよう制御するので、
０，±１，０，０なる特定パターンが検出されう
る時刻においてそのパターン以外の０，±１，±
１，０または０，±１，０，±１なるパターンが検
出されると、それを正しい０，±１，０，０なる
正しい信号系列に訂正して、その後のパターン信
号及び係数制御用信号を発生することになる。す
なわち、ゲート回路３０，３１は、次に送られて
くる４ビツトパターンの検出に備えるものであ
る。たとえば、現時点の検出パターンが、０，＋
１，０，＋１であり、次に送られてきたパターン
も同じく、０，＋１，０，＋１であつた場合、それ
ぞれは検出すべき特定パターンであるが、８ビツ
ト系列における３番目から６番目の０，＋１，０，
＋１なるパターンは特定パターンの周期ではない
ので、このよう時点でのパターン検出を避けるた
めに、ゲート回路３０，３１は、特定パターンの
検出毎に、次の検出に備えて、０，＋１，０，０
なるパターンに訂正する。
１は回路３２〜３７によつて０，±１，±１，０ま
たは０，±１，０，±１の各パターンが検出された
とき、パターン検出信号１８よつて△印の±１の
信号を次段のフリツプフロツプ回路２７，８へ入
力するとき０として入力するよう制御するので、
０，±１，０，０なる特定パターンが検出されう
る時刻においてそのパターン以外の０，±１，±
１，０または０，±１，０，±１なるパターンが検
出されると、それを正しい０，±１，０，０なる
正しい信号系列に訂正して、その後のパターン信
号及び係数制御用信号を発生することになる。す
なわち、ゲート回路３０，３１は、次に送られて
くる４ビツトパターンの検出に備えるものであ
る。たとえば、現時点の検出パターンが、０，＋
１，０，＋１であり、次に送られてきたパターン
も同じく、０，＋１，０，＋１であつた場合、それ
ぞれは検出すべき特定パターンであるが、８ビツ
ト系列における３番目から６番目の０，＋１，０，
＋１なるパターンは特定パターンの周期ではない
ので、このよう時点でのパターン検出を避けるた
めに、ゲート回路３０，３１は、特定パターンの
検出毎に、次の検出に備えて、０，＋１，０，０
なるパターンに訂正する。
（考案の効果）
本考案はデジタル加入者線伝送において、反射
に基くパルス伝送ひずみを等化する適応判定帰還
型自動等化器のタツプ係数制御用のパターン検出
回路に非常に有効であり、回路も簡略化されてい
るのでLSI化に際し、占有面積の減少が期待され
る。
に基くパルス伝送ひずみを等化する適応判定帰還
型自動等化器のタツプ係数制御用のパターン検出
回路に非常に有効であり、回路も簡略化されてい
るのでLSI化に際し、占有面積の減少が期待され
る。
第１図は従来の０，±１，０，０パターン検出
回路の構成回路図第２図は本考案の０，±１，０，
０パターン検出回路の一実施例の構成回路図であ
る。 １３……SIGN入力端子、１４，１５，１６…
…フリツプフロツプ回路、１８……０，±１，０，
０パターン検出信号、１９，２０……EX−OR
回路、２１……１タツプの係数制御信号、２２…
…２タツプの係数制御信号、２３……係数更新演
算回路、２５……０／１データ入力端子、２６，
２７，２８，２９……フリツプフロツプ回路、３
０，３１……ゲート回路、３２……×，×，０，
０パターン検出用AND回路、３３……×，×，±
１，０パターン検出用AND回路、３４……×，
×，０，±１パターン検出用AND回路、３５……
０，±１，×，×パターン検出用AND回路、３６…
…OR回路、３７……AND回路。
回路の構成回路図第２図は本考案の０，±１，０，
０パターン検出回路の一実施例の構成回路図であ
る。 １３……SIGN入力端子、１４，１５，１６…
…フリツプフロツプ回路、１８……０，±１，０，
０パターン検出信号、１９，２０……EX−OR
回路、２１……１タツプの係数制御信号、２２…
…２タツプの係数制御信号、２３……係数更新演
算回路、２５……０／１データ入力端子、２６，
２７，２８，２９……フリツプフロツプ回路、３
０，３１……ゲート回路、３２……×，×，０，
０パターン検出用AND回路、３３……×，×，±
１，０パターン検出用AND回路、３４……×，
×，０，±１パターン検出用AND回路、３５……
０，±１，×，×パターン検出用AND回路、３６…
…OR回路、３７……AND回路。
Claims (1)
- 【実用新案登録請求の範囲】 デジタル信号の識別回路、補正信号発生のため
のデジタルフイルタ及びデジタルフイルタのタツ
プ係数を制御するための制御回路とより成る判定
帰還型自動等化器用制御回路において、 デジタル信号の極性信号を第１段の入力とし
て、直列接続された３段のフリツプフロツプ回路
からなる第１回路１４〜１６と、 最終段を除く前記各フリツプフロツプ回路１
４，１５出力を一方の入力とし、最終段のフリツ
プフロツプ回路１６の出力を他方の入力として、
各タツプに対応したタツプ係数制御用信号を係数
更新演算回路へ出力する第１，第２の排他的論理
和回路１９，２０と、 デジタル信号の０／１識別信号を第１段の入力
として、直列接続された４段のフリツプフロツプ
からなる第２回路２６〜２９と、 第２回路の第１段フリツプフロツプ回路２６の
出力と第２段フリツプフロツプ回路２７の出力と
を入力として、〔０，０〕なる信号パターンを検
出する第１論理回路３２と、 第２回路の第１段フリツプフロツプ回路２６の
出力と第１の排他的論理和回路１９の出力とを入
力として、〔±１，０〕なる信号パターンを検出
する第２論理回路３３と、 第２回路の第２段フリツプフロツプ回路２７の
出力と第２の排他的論理和回路２０の出力とを入
力として、〔０，±１〕なる信号パターンを検出す
る第３論理回路３４と、 第２回路の第３段フリツプフロツプ回路の出力
と第４段フリツプフロツプの出力とを入力とし
て、〔０，±１〕なる信号パターンを検出する第４
論理回路３５と、 第１〜第３論理回路の論理和出力と第４論理回
路の出力との論理積を取り、特定パターン検出信
号として係数更新演算回路へ出力する第５論理回
路３６，３７と、 前記特定パターンの検出毎に、第２回路の第１
フリツプフロツプ回路のI1なる出力信号及び第２
フリツプフロツプ回路の±１なる出力信号を０な
る信号に訂正して、それぞれ次段のフリツプフロ
ツプ回路の入力とする手段３０，３１とを、備え
ていることを特徴としたパターン検出制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2991183U JPS59137655U (ja) | 1983-03-03 | 1983-03-03 | パタ−ン検出制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2991183U JPS59137655U (ja) | 1983-03-03 | 1983-03-03 | パタ−ン検出制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59137655U JPS59137655U (ja) | 1984-09-13 |
| JPH0129877Y2 true JPH0129877Y2 (ja) | 1989-09-12 |
Family
ID=30160782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2991183U Granted JPS59137655U (ja) | 1983-03-03 | 1983-03-03 | パタ−ン検出制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59137655U (ja) |
-
1983
- 1983-03-03 JP JP2991183U patent/JPS59137655U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59137655U (ja) | 1984-09-13 |
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