JPH0115898B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、再生可能な情報圧縮回路に関し、特
に信号中の繰り返しパターン部分を自動的に検出
して圧縮する機構に特徴を有する情報圧縮回路に
関する。

技術の背景 従来、プリント基板の障害追跡を行なう方法の
１つとして、良品と同じテストパターン信号を不
良品に与え、不良品のノード信号を良品のそれと
比較し、良品と同一の動作をしているかどうかで
判定を行なう方法がある。この方法において、更
にプリント基板の回路内にフイードバツク・ルー
プが存在する場合には、フイードバツク・ループ
内で最初に良品と異なつた動作をする箇所を不良
箇所と判定する方法がとられる。この場合には、
良品と不良品との信号の動きを常に比較していな
ければならない。このため、カードテスターで良
品と不良品とを同時に比較する方法がとられる
が、良品を常に確保しておくことを必要とする点
で問題があつた。この場合、良品の信号の動きを
予めメモリに記憶しておき、再生して使用するこ
とも可能であるが、大きな記憶容量のメモリが必
要となる欠点があつた。

発明の要点 本発明は、上記した従来方法の問題点を解決す
るため、メモリに情報を圧縮して記憶しておき、
必要な時に読み出して原情報を再生して使用する
ことを可能にする有効な手段を提供するものであ
る。

本発明は、そのための構成として、時系列t₀、
t₁、………t_o-1、t_o、………の信号を供給する手
段と、該時系列にしたがつて配列された複数のデ
ータ要素により構成されたデータ列を入力する手
段と、該データ列中のt_o時点のデータ要素を順次
格納する第１のレジスタと、該第１のレジスタか
ら転送されたt_o-1時点のデータ要素を順次格納す
る第２のレジスタと、該第２のレジスタの出力を
アドレスとし、第１のレジスタの出力を書き込み
データとする時系列メモリと、該時系列メモリの
読み出しデータを格納する第３のレジスタと、上
記時系列信号にしたがつて、上記第１乃至第３の
各レジスタ、および時系列メモリを動作させる手
段と、該第３のレジスタの出力と上記第１のレジ
スタの出力とを比較する比較器と、該比較器が一
致出力を生じた回数をカウントする時系列一致カ
ウンタと、上記比較器が不一致出力を生じたと
き、上記第１のレジスタおよび時系列一致カウン
タの出力を順次的にメモリに記憶させる手段とを
特徴とする。

発明の実施例 以下に、本発明を実施例にしたがつて詳述す
る。

第１図は、本発明をカードテスターに適用した
場合の実施例回路の構成図である。また第２図乃
至第４図は、第１図に示した回路の動作説明図で
ある。第１図において、１は立上り立下り検出回
路、２はストローブSTBカウンタ、３は遷移間
隔カウンタ、４は第１レジスタR₁、５は第２の
レジスタR₂、６は時系列メモリ、７は第３レジ
スタR₃、８は比較器、９乃至１１は遅延回路、
１２は時系列一致カウンタ、１３はメモリアドレ
ス・カウンタ、１４は主メモリ、１５は比較器を
示す。

また、１６は被試験回路（UUT）基板からの
試験DATA信号、１７はカードテスタからの
DATAサンプリング信号であるストローブSTB
信号、１８はDATA信号の立上り立下りを示す
遷移時点信号、１９は遷移時点間の長さを示すラ
ンレングス信号、２０は第１レジスタR₁の出力、
２１は第３レジスタR₃の出力、２２は比較器の
R₁≠R₃検出信号、２３は時刻一致カウンタ１２
のカウント出力、２４は主メモリ１４へのライト
データ、２５は主メモリ１４からのリードデー
タ、２６は比較器１５の比較出力を示す。

第１図において、立上り立下り検出回路１およ
び遷移間隔カウンタ３は、ランレングス符号化に
よるデータ圧縮回路を構成している。第２図は、
その動作説明図である。(i)は、被試験回路基板に
テストパターンを与えて得られるDATA信号１
６を示す。立上り立下り検出回路１は、図示され
たDATA信号１６の遷移時点t₀乃至t₁₂において、
(ii)に示す遷移時点信号を発生する。

遷移間隔カウンタ３は、STB信号１７をクロ
ツク入力CKとしてこれをカウントし、遷移時点
信号１８をクリア入力CLRとするカウンタであ
り、遷移時点間のSTB信号をカウントし、これ
を(iii)に示すランレングス符号１９として出力す
る。

第１図において、次に続く第１レジスタR₁か
ら主メモリ１４までの回路は、ランレングス符号
中の冗長な繰り返しパターンを圧縮して記憶する
ための回路である。第３図は、これらの回路内部
の信号関係を示す。

第１レジスタR₁に入力されるランレングス符
号は、（123123123412）であるとする。これらの
符号は、第１レジスタR₁から次の遷移時点信号
で読み出され、第２レジスタR₂に書き込まれる。
R₁とR₂との値を遷移時点で一般化して示せば、
R₁の値はt_oの入力データ、R₂の値はt_o-1の入力デ
ータとなる。

メモリ６は、R₂の値が示すアドレスのデータ
を第３レジスタR₃に読み出した後、すぐ同じア
ドレスにR₁の値を書き込むようにリード／ライ
ト動作を制御される。したがつて、メモリ６への
データ書き込みは、t₂になつたとき、アドレス１
にデータ”２”を、t₃でアドレス２にデータ”
３”を、というように順次行われる。他方、メモ
リ６からの読み出しデータは、t₁からt₄まではな
く、t₅になつて、先にt₂でアドレス１に書き込ん
だデータ”２”が読み出される。

比較器８は、R₁出力２０とR₃出力２１とを比
較し、不一致のとき（R₁≠R₃）、”１”出力を生
じる。この回路の機能は、メモリ６中の、t_o-1の
データが示すアドレスからt_oを読み出したデータ
が、t_oの書き込みデータに一致しているか否かを
調べることにある。これにより、繰り返しパター
ンによるデータの冗長性の有無を検出して、デー
タ圧縮を行なう。

第４図は、繰り返しパターンの検出動作を説明
する図である。第３図に示すメモリ６への書き込
みデータ（23123123412）は、第４図のメモリ６
のアドレス１から５までに、図示の時系列で、以
前の書き込みデータに重畳させて書き込まれる。
このとき、書き込み直前の同アドレスからの読み
出しデータが書き込みデータと一致するとき、す
なわち、図で左隣に同一のデータが見出されると
きには、２つのデータ対すなわち、アドレスとそ
のデータとからなるデータの対同士が一致したこ
とを示す。たとえば、(12)に対して(12)、（23）に対
して（23）が現われる場合である。

このような同一のデータ対が、同一順序で次々
と現われる限り、メモリ内のデータは更新されな
い。しかし、以前のデータ対と不一致のデータ対
を書き込むことになる。図示の（………
………）の書き込みの場合には、メモリに新し
いデータが書き込まれる。

このように、第４図に示すように、メモリアド
レス空間上に時系列パターン化した場合、左隣り
のデータと一致する限り、その一致回数をカウン
トして繰り返しパターンを符号化し、データ圧縮
を行なうことが可能となる。第１図の時系列一致
カウンタ１２は、第３図の該当行に示すように、
同一パターンが繰り返されるt₅からt₁₀まで、遷移
時点信号１８をカウントし、パターン不一致
（R₁≠R₃）が生じる。t₁₀にクリアされる。

比較器８の出力２２は、主メモリ１４に対する
ライト信号ともなり、比較器が不一致（R₁≠R₃）
を示すt₁乃至t₄およびt₁₀、t₁₁の時点に、R₁出力２
０と時系列一致カウンタ１２の出力２３とからな
るライトデータ２４を、主メモリ１４に書き込
む。

メモリアドレス・カウンタ１３は、パターン不
一致の度毎に不一致信号２２をカウントし、主メ
モリ１４のデータ書き込みアドレスを順次歩進さ
せる。

このようにして、入力DATA信号１６は、ラ
ンレングス符号化および冗長繰り返しパターンの
圧縮を受けて、主メモリ中にコンパクトに格納さ
れる。

なお、時系列メモリ６は当回路を用いて圧縮を
開始する前に一定の任意の値にイニシヤライズさ
れていなければならない。

本実施例回路を用いて、基板の試験を行なう場
合には、まず、良否回路基板からの採集DATA
について、その圧縮データをメモリに格納し、次
に被試験回路基板についてDATA信号を採集し、
本実施例回路に供給する。良品回路基板の場合と
同様にデータ圧縮処理を行ない、ライトデータ２
４を出力する。この場合には、メモリ書き込みを
行なう必要はない。このとき、以前に書き込んだ
良品データを、主メモリから、リードデータ２５
として読み出し、比較器１５により、これらのラ
イトデータ２４とリードデータ２５とを比較す
る。不一致を検出したときには、その時点の
STBカウンタ２の値を読みとり、必要なときに
は主メモリに格納された良品の圧縮データから、
定められたアルゴリズムにしたがつて原DATA
波形を復元する。

以後、従来の障害点解析手法を用いてSTBカ
ウンタ２の値が指示する不一致時点、すなわち障
害検出時点か基板上の障害点を計算し、あるいは
復元DATA波形上で障害解析を行なう。なお、
以上の説明は本発明を、回路基板の試験に適用し
た場合についてのものであるが、本発明がこれに
とらわれることなく、一般的なデータ圧縮技術と
して、ひろく利用できるものであることはいうま
でもない。

発明の効果 以上述べたように、本発明によれば、繰り返し
パターンを含む長いデータを、比較的簡単な機構
を用いて効果的に圧縮することができ、本発明
が、メモリ容量の節減、あるいはデータ伝送の効
率化に果すことができる役割は大きいものであ
る。

【図面の簡単な説明】

第１図は本発明実施例の構成図、第２図はラン
レングス符号化の説明図、第３図は冗長繰り返し
パターン圧縮回路動作の説明図、第４図は、冗長
繰り返しパターンの検出動作の説明図である。 図中、１は立上り立下り検出回路、３は遷移間
隔カウンタ、４，５，７はレジスタ、６は時系列
メモリ、８は比較器、１２は時系列一致カウン
タ、１３はメモリアドレス・カウンタ、１４は主
メモリを示す。

Claims (1)

【特許請求の範囲】
1. １ 時系列t₀、t₁、………t_o-1、t_o、………の信号
   を供給する手段と、該時系列にしたがつて配列さ
   れた複数のデータ要素により構成されたデータ列
   を入力する手段と、該データ列中のt_o時点のデー
   タ要素を順次格納する第１のレジスタと、該第１
   のレジスタから転送されたt_o-1時点のデータ要素
   を順次格納する第２のレジスタと、該第２のレジ
   スタの出力をアドレスとし、第１のレジスタの出
   力を書き込みデータとする時系列メモリと、該時
   系列メモリの読み出しデータを格納する第３のレ
   ジスタと、上記時系列信号にしたがつて、上記第
   １乃至第３の各レジスタ、および時系列メモリを
   動作させる手段と、該第３のレジスタの出力と上
   記第１のレジスタの出力とを比較する比較器と、
   該比較器が一致出力を生じた回数をカウントする
   時系列一致カウンタと、上記比較器が不一致出力
   を生じたとき、上記第１のレジスタおよび時系列
   一致カウンタの出力を順次的にメモリに記憶させ
   る手段とをそなえていることを特徴とする情報圧
   縮回路。