JPS5975498A - メモリ冗長化システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、主メモリに対するバックアップ用メモリ（
待機メモリ）を有するメモリ冗長システム、特にこのよ
うなシステムに用いて好適なメモリユニットに関する。

一般に、この種のメモリ冗長システムにおいては、主メ
モリがダウンして待機メモリに切替えられるとぎに、デ
ータの連続性を保って切替えられるように待機メそす中
のデータは常に主メモリ中のデータと一致していること
が望ましい。

従来、かかる場合に、主メモリおよび待機メモリにそれ
ぞれ異なるアドレスを割り当て、主メモリのデータ更新
後にソフトウェアによって待機メモリのデータ更新を行
なう方法が知られているが、この場合Ｆｉ同様の操作を
２回行なうことになってソフトウェアの負荷が増大する
ため、中央処理装置の演算スピードが遅くなる等、その
性能が低下するという欠点がある。

一方、主メモリおよび待機メモリにそれぞれ同じアドレ
スを割シ当で、これら２つのメモリのデータ更新を同時
に行な５方法も考えられるが、このようにすると、デー
タの読出し時には２つのメモリユニットから同じデータ
が読み出されて、いわゆるデータの混触が生じるという
欠点がある。

この発明はこのような事情のもとになされたもので、中
央処理装置の性能を低下させることなく、かつデータの
混触が生じることのないメモリ冗長化システム、および
かかるシステムに使用して好適なメモリユニットを提供
すること全目的とずろ。

その特徴は、メモリユニットにおいてその書込みアドレ
スと読出しアドレスとを個別に設定できるように構成し
た点、さら忙このメモリユニットを用いて冗長化システ
ムを構成するときは、両ユニットの書込みアドレスは互
いに一致させ、読出しアドレスは互いに異なるように設
定することにより、読出し時におけるデータの混触を防
止し、一方のユニットから他方のユニットへの切替え時
におけるデータの連続性を確保するようＫした点にある
。

以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の実施例である冗長化用メモリユニッ
トを示す構成図である。同図において、１はメモリバン
ク、２ｆｉメモリバンク胱出し先頭アドレス設定器、３
＃ｉメモリバンク書込み先頭アドレス設定器、４および
５は比較器、６はオアゲート、１００はアドレス線、１
０１は院出し信号線、１０２は書込み信号線、１０３ｔ
まデータ線、Ｓｌは読出しアドレス一致信号、Ｓ２は書
込みアドレス一致信号、８３）まパンク内アドレス信号
、Ｓ４はメモリ選択許可信号である。

すなわち、設定器２，３はそれぞれ叱較器４゜５に接続
され、アドレス線１００も同様に比較器４．５に接続さ
れている。ざらに、比較器４，５にはそれぞれ読出し信
号線１０１　ｔ　”ｔ＝８込み信号線１０２が接続され
ている。ここで、メモリバンク１にデータを書込む場合
は、信号線１０２に信号が出されて比較器５が選択され
る。該比！２器５はアドレスｌ／Ｍ１００を介して与え
られるアドレスが設定器３に設定されている設定書込み
アドレスと一致すると、７４込みアドレス一致信号Ｓ２
を出すので、この信号Ｓ２はオアゲート６を経てメモリ
選択許可信号Ｓ４となυ、これによυメモリバンク１の
使用が許可され、アドレス線１００からのアドレス信号
によってアクセス可能となる。つまり、メモリバンク１
の先頭アドレスが例えば“１０００　”で、アドレスＩ
Ｘ／Ｊ１１００を介して与えられるアドレス指定信号が
’１５００”とすると、設定器３には”１０００’が予
め設定される。比較器５は指定アドレスと設定アドレス
の最上位桁（またはビット）を互いに比較し、この場合
は双方ともｔ１ｎであるので、アドレス一致信号Ｓ２お
よびメモリ選択許可信号Ｓ４が出されてメモリ１の選択
が許可される。

これによって、アドレス指定信号”　１５００”のうち
”５００’″だけがメモリバンク１のバンク内アドレス
信号Ｓ３として与えられて所望のアドレス選択が行なわ
れ、データ線１０３を介して所定のデータが書込まれる
０なお、比較器５は最上位桁またはビットのみを比較す
るだけであるから図に＃′ｉ１個しか示されていないが
、次の桁またはビットの比較が必要な場合は、それに応
じた数だけの比較器が設（すられること１まもちろんで
ある。また、このメモリユニット１からブータラ読出す
場合も、上記と同様にしてアドレス線１０（ｌ介して与
えられる読出し指定アドレスが設定器２に予め設定され
でいる読出し設定アドレスと一致したときのみメモリバ
ンク１が選択され、データがデータ線１０３上にＬｆｊ
力されることに斤る。

第２図は、このよう外メモリユニットヲ用いてメモリ冗
長化システムを構成した場合を示すシステム構成図であ
；！、１゜ すなわち、上述の如きメモリユニットが主メモリユニッ
ト８および待機メモリユニット９として、バス信号線１
０を介して中央処理装置７に並列に接続されている。こ
のような溝底においで、主メモリユニット８および待機
メモリユニット９の書込みアドレスをそれぞれ同一に設
定し、読出しアドレスをそれぞれ別アドレスに設定して
おくものとすると、中央処理装置７からの糾込みデータ
１、主メモリ８と待機メモリ９に対してあたかも１つの
メモリの如（アドレス選択が行なわれ、同じアドレスに
同じデータが記憶される。一方、中央処理装置７がメモ
リ８または９からデータを読出す場合は、互いにその読
出しアドレスが異なっているため、バス信号線１０には
いずれか一方のメモリからのデータのみが出力されるた
め、前述の如きデータの混触は生じない。このため、中
央処理装置７は、常時は主メモリ８をアクセスするだけ
で自動的に待機メモリ９のデータ更新が行なわれ、また
主メモリ８が故障等によシダランしたときは、中央処理
装置７においてデータ読出し用のベースアドレスを主メ
モリＢ用から待機メモリ９用に変えるだけで、データの
連続性を保ちつ一１容易にメモリユニットの切替えが行
なわれるものである。

以上のように、この発明によれば、メモリユニットに対
して読出しアドレスと書込みアドレスとを別々に設定す
ることができるので、このようなメモリユニットを用い
てメモリ冗長化システムを構成する場合にも、書込み時
における主メモリと待機メモリのデータの一致を容易に
実現できるので、その切替えが全く連続的に行なわれる
一方、読出し時におけるデータの混触を防止することが
できるという効果をもたらすものである。

なお、この発明は上述の如きメモリの冗長化ばかシでな
く、一般にデータの書込み、読出しを必要とする入出力
装置一般を冗長化する場合にも適用することができる。

【図面の簡単な説明】

第１図はこの発明の実施例である冗長化用メモリユニッ
トを示す構成図、第２図はこの発明のメモリユニットヲ
用いたメモリ冗長化システムを示すシステム構成図であ
る。 符号説明

Claims (1)

1. 【特許請求の範囲】 １）書込みアドレスと読出しアドレスとを個別に設定し
   うるメモリユニットを少なくとも２組設けて構成される
   メモリ冗長化システムであって、少なくとも両ユニット
   の書込みアドレスは互いに一致させ、読出しアドレスは
   互いに異ならせることによシ、読出し時におけるデータ
   の混触を防止するとともに１一方から使方のユニットへ
   の切替えの際におけるデータの連続性を維持することを
   特徴とするメモリ冗長化システム。 ２、特許請求の範囲第１項に記載のメモリ冗長化システ
   ムにおいて、［ｊＯ記メモリユニットの各々が書込みア
   ドレス設定手段と、読出しアドレス設定手段と、書込み
   指定アドレスまたをま読出し指定アドレス全それぞれの
   設定アドレスと比較し一致したときメモリへのアクセス
   を許可するアドレスチェック手段とを備えてなることを
   特徴とするメモリ冗長化システム。