JPH01160232A - 相関検出回路 - Google Patents
相関検出回路Info
- Publication number
- JPH01160232A JPH01160232A JP62317500A JP31750087A JPH01160232A JP H01160232 A JPH01160232 A JP H01160232A JP 62317500 A JP62317500 A JP 62317500A JP 31750087 A JP31750087 A JP 31750087A JP H01160232 A JPH01160232 A JP H01160232A
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- JP
- Japan
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- pattern
- correlation
- inversion
- bits
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ディジタル信号伝送系において伝送されたデ
ィジタル信号と所定のパターンとの相関を検出する相間
検出回路に間し、特に、その回路構成を小型することに
よって集積回路化および低消費電力化が容易に達成でき
るようにした相間検出回路に関する。
ィジタル信号と所定のパターンとの相関を検出する相間
検出回路に間し、特に、その回路構成を小型することに
よって集積回路化および低消費電力化が容易に達成でき
るようにした相間検出回路に関する。
［従来の技術］
ディジタル信号伝送系では、例えは多重化して伝送する
場合などに、伝送データのどの部分が何のデータかを区
別するための時間基準が必要となることがある。このた
め、一般には、同期信号などを特別に他のデータと異な
った特定のパターンとして挿入している。
場合などに、伝送データのどの部分が何のデータかを区
別するための時間基準が必要となることがある。このた
め、一般には、同期信号などを特別に他のデータと異な
った特定のパターンとして挿入している。
そして、受信側では、この特定のパターンを受信するこ
とによって同期信号の検出と認識し、これを受信タイミ
ングの時間基準とする。すなわち、この時間基準に従っ
て受信データの分離や復調、または受信データの先頭や
その有無の検出などを行ない、もとのディジタル信号の
再生や抽出、または同門確立などを行なっている。
とによって同期信号の検出と認識し、これを受信タイミ
ングの時間基準とする。すなわち、この時間基準に従っ
て受信データの分離や復調、または受信データの先頭や
その有無の検出などを行ない、もとのディジタル信号の
再生や抽出、または同門確立などを行なっている。
このような方式では、特定パターンである同期信号の検
出が不可欠である。この同期信号の検出は基本的には次
のように行なっている。まず、比較の基準パターンとし
て、あらかしめ決められた特異なパターンを持つ同期信
号のパターンを用意する。そして、この比較の基準パタ
ーンと受信データ中のデータパターンを比較し、それら
の対応するビットごとに不一致または一致を判定する。
出が不可欠である。この同期信号の検出は基本的には次
のように行なっている。まず、比較の基準パターンとし
て、あらかしめ決められた特異なパターンを持つ同期信
号のパターンを用意する。そして、この比較の基準パタ
ーンと受信データ中のデータパターンを比較し、それら
の対応するビットごとに不一致または一致を判定する。
ところが、無線系伝送路では、データに誤りが発生する
ことがある。このため、その同期信号の検出にはある程
度のビット誤りを許す相関検出方式が採用されている。
ことがある。このため、その同期信号の検出にはある程
度のビット誤りを許す相関検出方式が採用されている。
ここではこのある程度許されたビット誤り数のことを許
容誤り数という。
容誤り数という。
第２図は、従来の相関検出回路のブロック図である。
同図において、ｌは入力データＤＡＴＡを直列データか
ら並列データに変換する直並列変換部、２．１２は排他
的論理和回路なとて構成され、設定パターンと並列デー
タとをヒツトことζこ比較する比較部、３は相関検出す
るためのパターンを設定するパターン設定部、４，１４
はパターン比較部３の出力である不一致ビット数を加算
する加算部、６，１６は相関値に対応した許容誤り数を
設定する許容値設定部、７，１７はそれぞれの入力に対
して各許容誤り数の範囲内であれば相関検出パルスＤＥ
ＴまたはＩＮＶ ＤＥＴを出力する比較部、ｌＯは設
定パターンの各ビットを反転する反転部である。
ら並列データに変換する直並列変換部、２．１２は排他
的論理和回路なとて構成され、設定パターンと並列デー
タとをヒツトことζこ比較する比較部、３は相関検出す
るためのパターンを設定するパターン設定部、４，１４
はパターン比較部３の出力である不一致ビット数を加算
する加算部、６，１６は相関値に対応した許容誤り数を
設定する許容値設定部、７，１７はそれぞれの入力に対
して各許容誤り数の範囲内であれば相関検出パルスＤＥ
ＴまたはＩＮＶ ＤＥＴを出力する比較部、ｌＯは設
定パターンの各ビットを反転する反転部である。
また、ＤＡＴＡは入力データ、ＤＥＴは相関検出出力、
ＩＮＶ ＤＥＴは反転パターンに対する相関検出出力
をそれぞれ示す。
ＩＮＶ ＤＥＴは反転パターンに対する相関検出出力
をそれぞれ示す。
上記構成において、受信データは入力データＤＡＴＡと
して直並列変換部ｌに入力され、逐次、直列データから
並列データに変換される。この直並列変換部１は、例え
はシフトレジスタなどで構成することができる。次に、
この並列データとパターン設定部３で設定した基準とな
るパターンデータとをパターン比較部２へ入力し、各ビ
ットごとの比較を行なう。また、この際、パターン反転
部１０によってパターン設定部３て設定した基準となる
パターンデータを反転したもの用意する。
して直並列変換部ｌに入力され、逐次、直列データから
並列データに変換される。この直並列変換部１は、例え
はシフトレジスタなどで構成することができる。次に、
この並列データとパターン設定部３で設定した基準とな
るパターンデータとをパターン比較部２へ入力し、各ビ
ットごとの比較を行なう。また、この際、パターン反転
部１０によってパターン設定部３て設定した基準となる
パターンデータを反転したもの用意する。
そして、この反転パターンと上述した並列データをパタ
ーン比較部１２に入力し、各ビットごとの比較も行なう
。
ーン比較部１２に入力し、各ビットごとの比較も行なう
。
各ビットごとの比較結果はそれぞれの加算器４゜１４に
入力する。この加算器４は、パターン比較部２での比較
結果である不一致ビットを加算し、その合計を計算する
。そして、その不一致ビット数の合計結果を比較部７へ
出力する。比較部７では、不一致ビット数の合計と許容
値設定部６で設定された相関値に対応する許容誤り数と
を比較する。そして、許容誤り数の範囲内にある場合に
は、基準パターンである同期信号などが相関検出された
ものとして相関検出パルスＤＥＴを出力する。
入力する。この加算器４は、パターン比較部２での比較
結果である不一致ビットを加算し、その合計を計算する
。そして、その不一致ビット数の合計結果を比較部７へ
出力する。比較部７では、不一致ビット数の合計と許容
値設定部６で設定された相関値に対応する許容誤り数と
を比較する。そして、許容誤り数の範囲内にある場合に
は、基準パターンである同期信号などが相関検出された
ものとして相関検出パルスＤＥＴを出力する。
一方、反転パターンに対する相関検出も同様に行なわれ
る。すなわち、パターン比較部１２において並列パター
ンと反転パターンとを比較し、その比較結果である不一
致ビットを加算器１４て加算する。そして、その出力で
ある合計と許容値設定部１６からの許容誤り数とを比較
部１７で比較し、許容誤り数の範囲内にある場合には、
反転パターンに対する相間検出パルスとしてＩＮＶ
ＤＥＴが出力される。
る。すなわち、パターン比較部１２において並列パター
ンと反転パターンとを比較し、その比較結果である不一
致ビットを加算器１４て加算する。そして、その出力で
ある合計と許容値設定部１６からの許容誤り数とを比較
部１７で比較し、許容誤り数の範囲内にある場合には、
反転パターンに対する相間検出パルスとしてＩＮＶ
ＤＥＴが出力される。
ところで、従来の相関検出回路の場合、パターン比較部
２，１２と加算部４，１４をそれぞれ二個づつ使用して
おり、回路構成が大きくなっていた。しかも、この回線
は同期信号などのパターンのビット長が長くなるにつれ
て大規模化するのである。
２，１２と加算部４，１４をそれぞれ二個づつ使用して
おり、回路構成が大きくなっていた。しかも、この回線
は同期信号などのパターンのビット長が長くなるにつれ
て大規模化するのである。
例えば、パターン長を３０ビツトとして、その回路規模
を計算してみる。
を計算してみる。
まず、パターン比較部１２を排他的論理和回路で構成す
る場合、これが３０個必要となる。次に、加算器１４を
二進数の加算回路で構成すると、１ビツトの全加算回路
が１０個と２．３，４．５ビツトの各加算回路がそれぞ
れ５． ２． １． １個づつ必要となり、全加算回路
と加算＠路を合わせて合計１９個の加算回路が必要とな
る。これは１ビツトの全加算回路の結果を次の加算回路
で加算するというように、順々にそれぞれ不一致ビット
数を加算していくためである。
る場合、これが３０個必要となる。次に、加算器１４を
二進数の加算回路で構成すると、１ビツトの全加算回路
が１０個と２．３，４．５ビツトの各加算回路がそれぞ
れ５． ２． １． １個づつ必要となり、全加算回路
と加算＠路を合わせて合計１９個の加算回路が必要とな
る。これは１ビツトの全加算回路の結果を次の加算回路
で加算するというように、順々にそれぞれ不一致ビット
数を加算していくためである。
従って、パターン比較部１２と加算部１４の各回路の合
計は４９個にもなって大規模化し、消費電力も大きくな
らざるを得なかった。
計は４９個にもなって大規模化し、消費電力も大きくな
らざるを得なかった。
［解決すべき問題点］
上述した従来の相関検出回路は、パターン比較部と加算
部をそれぞれ二個づつ使用していたため、回路構成が大
きくなり、集積回路化および低消費電力化に適さないと
いう問題点があった。
部をそれぞれ二個づつ使用していたため、回路構成が大
きくなり、集積回路化および低消費電力化に適さないと
いう問題点があった。
本発明は、上記問題点にかんがみてなされたもので、回
路構成を小型化および簡易化することにより、集積回路
化および低消費電力化が容易に達成できる相関検出回路
の提供を目的とする。
路構成を小型化および簡易化することにより、集積回路
化および低消費電力化が容易に達成できる相関検出回路
の提供を目的とする。
Ｅ問題点の解決手段］
上記目的を達成するため、本発明の相関検出回路は、入
力されたディジタル信号を直列から並列に変換し、所定
のパターンと各ビットごとに一致・不一致を検出するパ
ターン比較手段と、このパターン比較手段からの出力で
ある一致・不一致ビットの数を加算する加算手段と、こ
の加算手段から出力された加算ビット数をビットごとに
反転する加算値反転手段と、上記加算手段から出力され
た加算ビット数が許容誤り数の範囲内にある場合に相関
検出されたとして設定パターン相関検出パルスを出力す
る第１の比較手段と、上記加算値反転手段から出力され
た反転の加算ビット数が反転パターン用許容誤り数の範
囲内にある場合に相関検出されたとして反転パターン相
関検出パルスを出力する第２の比較手段とを備えた構成
としである。
力されたディジタル信号を直列から並列に変換し、所定
のパターンと各ビットごとに一致・不一致を検出するパ
ターン比較手段と、このパターン比較手段からの出力で
ある一致・不一致ビットの数を加算する加算手段と、こ
の加算手段から出力された加算ビット数をビットごとに
反転する加算値反転手段と、上記加算手段から出力され
た加算ビット数が許容誤り数の範囲内にある場合に相関
検出されたとして設定パターン相関検出パルスを出力す
る第１の比較手段と、上記加算値反転手段から出力され
た反転の加算ビット数が反転パターン用許容誤り数の範
囲内にある場合に相関検出されたとして反転パターン相
関検出パルスを出力する第２の比較手段とを備えた構成
としである。
［実施例コ
以下、図面にもとづいて本発明の詳細な説明する。
第１図は、本発明の一実施例に係る相間検出回路のブロ
ック図である。なお、従来例と共通または対応する部分
については同一の符号で表す。
ック図である。なお、従来例と共通または対応する部分
については同一の符号で表す。
同図において、５は加算部４の出力である加算結果の各
ビットを反転する反転部、８は相関値に対応した許容誤
り数を設定する許容値設定部、９は反転部５の出力に対
して許容誤り数の範囲内であれば相関検出パルスＩＮＶ
ＤＥＴを出力する比較部である。
ビットを反転する反転部、８は相関値に対応した許容誤
り数を設定する許容値設定部、９は反転部５の出力に対
して許容誤り数の範囲内であれば相関検出パルスＩＮＶ
ＤＥＴを出力する比較部である。
上記構成において、まず、受信された直列データは、入
力データＤＡＴＡとして順番に直並列変換部ｌに入力さ
れ、逐次、並列データに変換される。次に、この並列デ
ータをパターン比較部２へ入力し、このパターン比較部
２においてパターン設定部３から出力されたパターンと
各ビットごとに比較し、それぞれのビットごとに一致・
不一致を検出する。パターン比較部２の出力である不一
致ヒツトは加算部４に供給され、この加算部４て加算し
た後、比較部７と反転部５へ分配する。
力データＤＡＴＡとして順番に直並列変換部ｌに入力さ
れ、逐次、並列データに変換される。次に、この並列デ
ータをパターン比較部２へ入力し、このパターン比較部
２においてパターン設定部３から出力されたパターンと
各ビットごとに比較し、それぞれのビットごとに一致・
不一致を検出する。パターン比較部２の出力である不一
致ヒツトは加算部４に供給され、この加算部４て加算し
た後、比較部７と反転部５へ分配する。
比較部７では、加算部４から供給された加算結果が許容
値設定部６に設定されている相関値に対応する許容誤り
ビット数の範囲内であるか否か比較する。そして、もし
その範囲内であれば、あらかしめ設定されたパターンが
相関検出されたとして相関検出パルスＤＥＴを出力する
。
値設定部６に設定されている相関値に対応する許容誤り
ビット数の範囲内であるか否か比較する。そして、もし
その範囲内であれば、あらかしめ設定されたパターンが
相関検出されたとして相関検出パルスＤＥＴを出力する
。
また、反転部５では、加算部４で加算された加算結果を
各ビットごとに反転する。これは、二進数での演算の場
合は補数をとることになる。
各ビットごとに反転する。これは、二進数での演算の場
合は補数をとることになる。
例えば、不一致ビットの加算結果をＡ、Ａのビット数を
Ｉ（、Ａの反転結果をＢ、反転パターンに対する許容誤
り数をＥ、検出パターンのビット数をＮとする（但し、
Ａ、 Ｂ、 Ｋ、 Ｅ、 Ｎは整数とする。）
。すると、反転結果Ｂは、 Ｂ、＝２に−１−Ａ ・・・
（１）そして、反転パターンの検出は、 Ｎ−Ａ≦Ｅ ・・・（２）を満
足したときとなる。
Ｉ（、Ａの反転結果をＢ、反転パターンに対する許容誤
り数をＥ、検出パターンのビット数をＮとする（但し、
Ａ、 Ｂ、 Ｋ、 Ｅ、 Ｎは整数とする。）
。すると、反転結果Ｂは、 Ｂ、＝２に−１−Ａ ・・・
（１）そして、反転パターンの検出は、 Ｎ−Ａ≦Ｅ ・・・（２）を満
足したときとなる。
例えば、Ｎ＝３０．Ａ＝２８としたとき、反転パターン
の検出とは、３０ビツト長のパターン（非反転パターン
）に対して２８ビツトが不一致、つまり誤っていたこと
になり、これは３０ビツト長の反転パターンに対しては
２８ビツトが一致していたことになる。すなわち、反転
パターンに対しては２ビツトしか誤っていなかったこと
となるので、Ｅを２以上とすれば（２）式を満足し、反
転パターンが相間検出されたことになる。
の検出とは、３０ビツト長のパターン（非反転パターン
）に対して２８ビツトが不一致、つまり誤っていたこと
になり、これは３０ビツト長の反転パターンに対しては
２８ビツトが一致していたことになる。すなわち、反転
パターンに対しては２ビツトしか誤っていなかったこと
となるので、Ｅを２以上とすれば（２）式を満足し、反
転パターンが相間検出されたことになる。
ところで、（２）式の両辺に２に−１−Ｎを加算して補
正すると、（２）式を満足するということは、 （２ゝ−１−Ｎ）＋ （Ｎ−Ａ） ≦Ｅ＋ （２に−１−Ｎ） ２’−１−Ａ≦Ｅ＋２” １−Ｎ −（３）と
なり、ここで右辺の補正結果を ＥＢ＝Ｅ＋２に−１−Ｎ とすると（１）（３）式から Ｂ≦ＥＢ となり、これを満足するということに等しくなる。
正すると、（２）式を満足するということは、 （２ゝ−１−Ｎ）＋ （Ｎ−Ａ） ≦Ｅ＋ （２に−１−Ｎ） ２’−１−Ａ≦Ｅ＋２” １−Ｎ −（３）と
なり、ここで右辺の補正結果を ＥＢ＝Ｅ＋２に−１−Ｎ とすると（１）（３）式から Ｂ≦ＥＢ となり、これを満足するということに等しくなる。
すなわち、許容値設定部８において許容誤り数を従来の
Ｅではなく、補正値２に−１−Ｎを加えたＥＢを設定し
てやることにより、次のようになる。
Ｅではなく、補正値２に−１−Ｎを加えたＥＢを設定し
てやることにより、次のようになる。
比較部９は、反転部５の出力である反転結果Ｂと許容誤
り数ＥＢとを比較し、その反転結果Ｂが許容誤り数ＥＢ
の範囲内（以下）であれば、反転パターンに対して相関
検出されたとして相関検出パルスＩＮＶ ＤＥＴを出
力することができる。
り数ＥＢとを比較し、その反転結果Ｂが許容誤り数ＥＢ
の範囲内（以下）であれば、反転パターンに対して相関
検出されたとして相関検出パルスＩＮＶ ＤＥＴを出
力することができる。
かかる構成とすることにより、加算部４が１個で足りる
ほか、パターン反転部５の構成も小さくすることができ
る。
ほか、パターン反転部５の構成も小さくすることができ
る。
ここで、従来例の第２図のパターン反転部１０と、第１
図の反転部５の回路規模を比較してみる。
図の反転部５の回路規模を比較してみる。
パターン反転部ｌＯは、パターンの全ビット（ｎ）をそ
れぞれ反転する回路であり、反転部５は二進数で加算さ
れた結果のピッ）（ｋ）をそれぞれ反転するものである
。例えは、Ｎ＝３０とすると、全ビット一致か、あるい
は不一致でも加算結果は３０以下である。そして、２’
＞３０であるから、反転部５を構成するにあたり、■（
＝５で足りることになる。すなわち、必ずＮ ＞ Ｋと
なり、反転部５の方がパターン反転部１０より回路規模
は小さくなる。
れぞれ反転する回路であり、反転部５は二進数で加算さ
れた結果のピッ）（ｋ）をそれぞれ反転するものである
。例えは、Ｎ＝３０とすると、全ビット一致か、あるい
は不一致でも加算結果は３０以下である。そして、２’
＞３０であるから、反転部５を構成するにあたり、■（
＝５で足りることになる。すなわち、必ずＮ ＞ Ｋと
なり、反転部５の方がパターン反転部１０より回路規模
は小さくなる。
なお、本発明は上記実施例に限定されるものでなく、要
旨の範囲内における種々変形例を含むものである。例え
ば、上述の実施例では、相関検出に不一致ビットを使用
しているが、これは一致ビットを使用しても同様にてき
ることは明らかである。しかし、その場合は加算結果を
比較するビット数が多くなるため余り使用されない。
旨の範囲内における種々変形例を含むものである。例え
ば、上述の実施例では、相関検出に不一致ビットを使用
しているが、これは一致ビットを使用しても同様にてき
ることは明らかである。しかし、その場合は加算結果を
比較するビット数が多くなるため余り使用されない。
［発明の効果コ
以上説明したように本発明は、パターン比較部と加算部
をそれぞれ１個づつで構成することができ、反転部も従
来例よりも小さい回路規模で構成することができるため
、全体の回路構成の規模が大幅に小型化され、集積回路
化および低消費電力化が容易に達成可能な相関検出回路
を提供できるという効果がある。
をそれぞれ１個づつで構成することができ、反転部も従
来例よりも小さい回路規模で構成することができるため
、全体の回路構成の規模が大幅に小型化され、集積回路
化および低消費電力化が容易に達成可能な相関検出回路
を提供できるという効果がある。
第１図は本発明の一実施例に係る相間検出回路のブロッ
ク図、第２図は従来の相関検出回路のブロック図である
。 ｌ：直並列変換部 ２：パターン比較部 ３：パターン設定部 ４：加算部 ５：反転部 ６．８：許容値設定部 ７．９：比較部
ク図、第２図は従来の相関検出回路のブロック図である
。 ｌ：直並列変換部 ２：パターン比較部 ３：パターン設定部 ４：加算部 ５：反転部 ６．８：許容値設定部 ７．９：比較部
Claims (1)
- 【特許請求の範囲】 入力されたディジタル信号を直列から並列に変換し、所
定のパターンと各ビットごとに一致・不一致を検出する
パターン比較手段と、このパターン比較手段からの出力
である一致・不一致ビットの数を加算する加算手段と、
この加算手段から出力された加算ビット数をビットごと
に反転する加算値反転手段と、上記加算手段から出力さ
れた加算ビット数が許容誤り数の範囲内にある場合に相
関検出されたとして設定パターン相関検出パルスを出力
する第１の比較手段と、上記加算値反転手段から出力さ
れた反転の加算ビット数が反転パターン用許容誤り数の
範囲内にある場合に相関検出されたとして反転パターン
相関検出パルスを出力する第２の比較手段とを具備する
ことを特徴とする相関検出回路。 （２）前記パターン比較手段が、入力されたディジタル
信号を直列から並列に変換する直並列変換部と、相関検
出するために必要な任意のパターンをあらかじめ設定す
るためのパターン設定部と、このパターン設定部で設定
されたパターンと上記直並列変換部から出力された並列
データとの各ビットごとにおける一致・不一致を検出す
るパターン比較部とを有するものであり、前記第１の比
較手段が、相関検出するための相関値に対応する許容誤
り数を設定する第１の許容値設定部と、この第１の許容
値設定部から出力された許容誤り数と前記加算手段から
出力された加算ビット数とを比較してこの加算ビット数
が許容誤り数の範囲内にある場合に相関検出されたとし
て設定パターン相関検出パルスを出力する比較部とを有
するものであり、前記第２の比較手段が、反転パターン
に対して相関検出するための相関値に対応する反転パタ
ーン用許容誤り数を設定するための第２の許容値設定部
と、この第２の許容値設定部から出力された反転パター
ン用許容誤り数と前記加算値反転手段から出力された反
転の加算ビット数とを比較し、この反転の加算ビット数
が反転パターン用許容誤り数の範囲内にある場合に相関
検出されたとして反転パターン相関検出パルスを出力す
る第２の比較部とを有するものである特許請求の範囲第
１項記載の相関検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317500A JPH01160232A (ja) | 1987-12-17 | 1987-12-17 | 相関検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317500A JPH01160232A (ja) | 1987-12-17 | 1987-12-17 | 相関検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01160232A true JPH01160232A (ja) | 1989-06-23 |
Family
ID=18088923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317500A Pending JPH01160232A (ja) | 1987-12-17 | 1987-12-17 | 相関検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01160232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019508977A (ja) * | 2016-03-09 | 2019-03-28 | コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． | デジタル通信システムにおけるパケット開始検出のための方法及び装置 |
-
1987
- 1987-12-17 JP JP62317500A patent/JPH01160232A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019508977A (ja) * | 2016-03-09 | 2019-03-28 | コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． | デジタル通信システムにおけるパケット開始検出のための方法及び装置 |
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